原理图手动连线太繁琐，自动连线来救场!

原理图绘图中有比较多且繁琐的操作，还极其容易出错。比如：

1. 逐条网络命名：在原理图中为大量重要的电源、时钟、差分对网络手动添加有意义的名称（如 DDR_DQ[0], PCIe_CLK100M_P），极其耗时。

2. 总线（Bus）创建与连接：手动将几十个甚至上百个信号线（如 DATA0 ~ DATA63）组合成总线，并确保原理图符号和PCB布局中的连接正确无误，非常容易出错。

3. 差分对（Differential Pairs）定义：为高速信号（如USB、HDMI、PCIe）手动标识成百上千个差分对（正负信号对），并确保命名规则一致（如 _P, _N 后缀）。

为了解决这些问题，一方面，需要通过一些快速连线的方法，提高原理图绘制的效率，另外一方面需要在布线之后，进行正确性的校验。

在提升设计效率方面，为昕原理图提供快速布线的特色功能，比如：
01－将一个Excel表中的引脚名批量复制，针对选中的器件引脚，自动分配网络名称。

02－选中symbol的引脚自动长出连接线，并且自动依据引脚名称，生成网络名。

03－批量分配bus的分支网络及命名。

04－矩阵式复制电路图。

在设计审查方面提供全面的设计规范审查功能：

• 校验电源的连接正确性。
• 自动识别差分对正负信号的连接正确性。
• 自动识别电容的极性是否连接正确的电平。
• 自动识别复位信号的上下拉连接及正确性。
• 自动识别时钟引脚的连接正确性。
• 自动识别BUS总线的分支信号是否匹配。
• 自动识别中断信号的连接正确性。
• 设计规范性审查。
• 针对问题高亮定位。
• 输出审查报告…

通过上述方法全面提升原理图设计效率，全方位保证原理图的设计质量。
最关键的来了：它适用于几乎所有的主流EDA原理图设计图纸的审查，也可以替代你的原理图工具，兼容你的历史数据，兼容你的使用习惯！！！