影响SerDes架构发展的三大关键趋势

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在半导体产业几十年的发展历程中，对更高性能、更低功耗与更紧凑设计的追求始终是驱动技术迭代的核心动力。如今，这些追求推动着制程工艺节点突破物理极限，正式迈入以2nm及以下工艺节点为标志的埃米级时代。

然而，曾支撑行业持续进步的三大关键缩放定律——摩尔定律（Moore's Law）、登纳德缩放定律（Dennard Scaling）与阿姆达尔定律（Amdahl's Law），已逐渐逼近物理极限。短通道效应、漏电流和功率密度问题的叠加，让芯片在性能提升与能效优化上难以实现预期的突破，半导体行业的发展正面临前所未有的瓶颈。

在此背景下，行业亟需跳出传统技术路径，探索新的技术架构与设计方法来破局，而SerDes（串行器/解串器）设计作为芯片间高速数据传输的核心环节，其技术革新尤为关键。在人工智能（AI）、高性能计算（HPC）以及下一代通信网络等先进应用场景中，数据吞吐量呈指数级增长，对SerDes的传输速率、能效与可靠性提出了更高要求。

当前，FinFET向GAA（全环绕栅极）晶体管的技术过渡、背面供电网络（BSPDN）的兴起，以及3D IC技术的日趋成熟，成为影响SerDes架构演进的三大核心趋势，它们共同推动着SerDes技术向更高性能、更低功耗、更优集成度的方向发展。

影响SerDes架构发展的三大关键趋势

01 | 从FinFET到GAA的过渡

FinFET（鳍式场效应晶体管）是目前主流的晶体管技术，通过独特的三维结构，以三面包围晶体管通道来改进对晶体管通道的控制，大幅改善电路控制并减少漏电流，并缩短晶体管的栅长。

而GAA FET则是一种更先进的三维结构，栅极完全包围并包裹着每一个纳米片/纳米线沟道，将晶体管通道完全封闭在栅极上，从而提供更好的电气控制性能。

GAA架构可以对通道提供更好的静电控制，减少短通道效应和漏电流；GAA架构的栅极和通道之间表面积的增加，使得晶体管能够承载更大的驱动电流，从而提高芯片性能；同时，设计人员还可以针对特定应用优化GAA架构的栅极宽度，实现功耗和性能平衡。

▲图1：从典型FinFET到GAA晶体管的演变

对于SerDes数字组件设计而言，GAA FET带来的优势尤为显著，能够有效优化其功耗、性能与面积（PPA）指标。在低功耗应用中，可采用较短的栅极宽度来最大限度地降低功耗；而在高性能系统中，则能通过较长的栅极宽度实现性能最大化。这些优势对于SerDes IP实现更高传输速率和更低延迟至关重要。

然而，GAA FET在为数字设计提供优势的同时，也给SerDes中的混合信号和模拟元件（如I/O器件）带来了诸多挑战。

首先，I/O器件通常需要在较高的电压（如1.2V或1.5V）下工作，这就需要更长的栅极长度和更厚的栅极电介质，而这种设计可能会导致器件的可靠性问题和性能下降。

其次，为了获得理想的栅极尺寸，需采用湿法蚀刻与干法蚀刻工艺，这些工艺可能引发纳米级形变，进而会对器件的可靠性产生不利影响。

此外，随着沟道和栅极氧化层厚度的不断变薄，薄体效应会逐渐凸显，从而阻碍器件性能的发挥，这个问题在高压应用中尤为突出。

02 | 背面供电网络（BSPDN）

在高速SerDes IP设计中，电源效率与信号完整性是决定其实现所需数据传输速率的两大关键指标。传统的前端供电网络（FSPDN）将电源和信号资源放置在芯片的同一侧，这种设计在晶体管密度较低的工艺节点能够满足需求，但随着埃米级时代晶体管密度的大幅提升，其局限性日益凸显。

一方面，供电路径的延长与复杂化导致电阻增加，引发明显的红外压降，造成电源效率下降，影响SerDes的稳定运行；另一方面，电源过孔与信号过孔的近距离排布会产生严重的耦合效应，导致串扰与信号干扰问题，大幅降低信号完整性，影响数据传输的准确性。

此外，随着晶体管数量的持续增加，芯片正面用于电源与信号路由的空间愈发紧张，可扩展性不足的问题逐渐成为制约SerDes性能提升的重要因素。

背面供电网络通过解耦电源和信号网络，将电源轨转移至芯片背面，有效解决了前端供电网络的诸多痛点。在降低红外压降方面，电源轨从芯片正面移至背面后，供电路径大幅缩短，电阻显著降低，供电效率得到明显；在提升功率密度上，背面供电网络释放了芯片正面大量的布线空间，使得设计人员能够在芯片上集成更多的晶体管，提升芯片的功率密度；同时，电源网络与信号网络的分离，最大限度地减少了两者之间的串扰与干扰，信号完整性得到显著改善。

03 | 向3D集成转变

传统2D集成模式下，SerDes的所有模块均集成在同一平面芯片上，这种设计在带宽需求较低的场景下具有结构简单、易于实现的优势。但随着下游应用对带宽需求的持续攀升，为了容纳更多的功能模块与传输通道，芯片面积不得不随之扩大，这导致了互连延迟的上升与功耗的激增，不仅影响了SerDes的传输效率，还加剧了散热压力，成为制约SerDes性能进一步提升的重要瓶颈。

3D集成技术通过将多片芯片进行垂直堆叠，打破了2D集成的平面限制，为SerDes架构带来了革命性的变革。设计人员可以根据SerDes不同模块的功能特性与性能需求，将其拆分至不同的芯片层进行实现，这种分层设计不仅能够大幅缩小芯片的整体面积，还能显著缩短模块之间的互连长度，从而降低互连延迟，提升数据传输速度。

▲图2：从2D到3.5D的多芯片和3D接口IP影响

在3D集成架构下，SerDes的数字组件与模拟组件均受到不同程度的影响。对于数字组件而言，互连长度的缩短不仅降低了信号传输的延迟，还减少了信号在传输过程中的能量损耗，显著提升了电源效率，使得数字组件能够以更低的功耗实现更高的运算性能。

而对于模拟组件，3D堆叠带来的挑战更为突出，芯片层之间的近距离排布容易引发耦合效应，同时垂直堆叠结构会导致热量集中，散热难度加大，这些问题都需要设计人员通过精细化的布局设计，以及散热方案优化，来保障模拟组件的信号完整性与稳定运行。

设计技术协同优化（DTCO），应对复杂挑战的核心策略

随着埃米级工艺节点的到来，叠加背面供电网络与3D集成技术的应用，设计复杂性呈指数级增长。传统的“先确定工艺、再进行设计”的线性流程，由于设计与工艺之间缺乏有效的协同，已无法满足行业要求，设计工艺协同优化（DTCO）应运而生。

DTCO通过打破设计与工艺之间的壁垒，建立起两者之间的双向反馈机制：一方面，根据SerDes的设计需求，推动工艺环节进行针对性的优化，例如调整晶体管的参数、优化布线工艺等；另一方面，工艺环节的技术参数与约束条件，又能及时指导设计环节进行调整，确保设计方案在实际工艺中具备可实现性，最终实现在PPA指标上的最优平衡。

由于SerDes具有“数字-模拟-混合信号共存”的独特特性，且其对供电稳定性、散热效率以及信号完整性的敏感度远高于普通逻辑电路，因此针对SerDes应用的DTCO需要聚焦更为精准的策略。

在热能和功率协同优化方面，设计人员需要对SerDes的平面布局进行全面评估，最大限度地减少热点区域的产生；同时，还需优化硅通孔（TSV）的分布，实现更高效的热管理。此外，需要结合不同应用场景下的实际需求，在功耗与性能之间找到最佳平衡点。

其次，在工艺开发的初期阶段，设计团队就应与代工厂展开紧密协作，通过联合验证确保IP设计方案与工艺节点的兼容性。同时，执行可靠性检查，包括静态老化测试与动态老化测试等，全面评估SerDes在长期运行过程中的稳定性与可靠性。

最后，迭代反馈机制在SerDes DTCO中同样不可或缺。设计团队需要根据代工厂提供的工艺模型反馈以及早期硅片测试的结果，持续对SerDes的设计方案进行优化与完善。

新思广泛IP产品组合，助力SerDes技术革新与行业转型

SerDes设计的发展需要创新的解决方案和先进的设计方法，新思科技凭借其全面且领先的IP产品组合与技术服务，成为推动行业转型的重要力量。

新思科技的IP产品矩阵涵盖了从PCIe 6.0、PCIe 7.0到UALink、224G以太网等全系列高带宽SerDes IP，同时还包括UCIe、HBM以及CXL等关键的高性能计算IP。这些IP产品不仅能够满足不同应用场景下对高速数据传输的需求，还能帮助客户大幅缩短产品的研发周期，加快产品上市时间，同时通过经过充分验证的IP设计，最大限度地降低客户在芯片集成过程中的技术风险。

除了丰富的IP产品，新思科技还提供DTCO等先进的设计方法，帮助客户应对埃米级时代工艺节点、背面供电网络以及3D集成带来的复杂挑战。

针对SerDes设计的特殊性，新思科技的DTCO方案能够为客户提供从工艺优化到设计调整的全流程支持，助力客户实现SerDes在功耗、性能与面积上的最优设计。

新思科技的一系列工具与技术的结合，为客户提供了全方位的支持，助力行业在埃米级时代实现无缝转型，同时满足人工智能时代对芯片性能提出的全新需求。

结语

埃米级工艺时代的到来，标志着半导体行业正式进入了突破物理极限、探索技术新边界的关键阶段。三大传统缩放定律的失效，虽然给行业发展带来了挑战，但也催生了GAA晶体管、背面供电网络、3D集成等一系列颠覆性技术，而这些技术的演进又深刻推动着如SerDes设计等领域的革新。

SerDes作为芯片间高速数据传输的核心，其性能的提升不仅是突破下游应用算力瓶颈的关键，更是支撑人工智能、高性能计算等新兴领域发展的重要基础。在这一过程中，DTCO成为连接工艺与设计的桥梁，有效解决了复杂技术叠加带来的难题，而以新思科技为代表的企业通过提供先进的IP产品与设计工具，为行业的技术转型提供了有力支撑。