这款具有奇偶校验的 1:2 或 26 位 1:2 和 4 位 1:1 寄存时钟驱动器设计用于在 VDD1.5 V,在 VDD1.35 V 和 V 的 DDR3U 寄存器 DIMMDD的 1.25 V。
所有输入均兼容 1.5 V、1.35 V 和 1.25 V CMOS。所有输出都是经过优化的 CMOS 驱动器,可在 DDR3 RDIMM 应用中驱动端接走线上的 DRAM 信号。时钟输出 Yn 和 Yn 以及控制网络输出 DxCKEn、DxCSn 和 DxODTn 可以以不同的强度和偏斜驱动,以优化信号完整性、补偿不同的负载并均衡信号传输速度。
*附件:sn74ssqec32882.pdf
该SN74SSQEC32882具有与四芯片选择使能 (QCSEN) 输入相关的两种基本作模式。当QCSEN输入引脚开路(或拉高)时,该元件有两个芯片选择输入DCS0和DCS1,以及每个芯片选择输出的两个拷贝,QACS0、QACS1、QBCS0和QBCS1。这是“禁用 QuadCS”模式。当QCSEN输入引脚拉低时,该元件有四个芯片选择输入DCS[3:0]和四个芯片选择输出QCS[3:0]。这是“启用 QuadCS”模式。在本规范的其余部分,DCS[n:0]将指示所有芯片选择输入,其中n=1表示禁用QuadCS,n=3表示启用QuadCS。QxCS[n:0] 将指示所有芯片选择输出。
该器件还支持将单个器件安装在 DIMM 背面的模式。如果 MIRROR=HIGH,则输入总线终端 (IBT) 必须对此中的所有输入信号保持启用状态 箱。
SN74SSQEC32882采用差分时钟(CK和CK)工作。数据记录在 CK 变高和 CK 变低的交叉点处。该数据可以重新驱动到输出端,也可用于访问设备内部控制寄存器。
输入总线数据完整性由奇偶校验功能保护。将所有地址和命令输入信号相加,并将总和的最后一位与系统在一个时钟周期后PAR_IN输入端提供的奇偶校验信号进行比较。如果它们不匹配,器件将拉开漏输出 ERROUT LOW。控制信号(DCKE0、DCKE1、DODT0、DODT1、DCS[n:0])不属于此计算的一部分。
该SN74SSQEC32882实现了不同的省电机制,以减少热功耗并支持系统断电状态。通过禁用未使用的输出,功耗进一步降低。
该封装经过优化,可支持高密度 DIMM。通过将输入和输出位置对齐 DIMM 手指信号排序和 SDRAM 球出,该器件可以对 DIMM 走线进行去扰乱,从而实现低串扰设计和低互连延迟。
边沿控制输出可减少振铃并改善SDRAM输入端的信号眼图开度。
特性
- JEDEC SSTE32882
- 1 对 2 寄存器输出和 1 对 4 时钟对输出支持
堆叠式 DDR3 RDIMM - CKE 掉电模式可优化系统功耗
- 1.5V/1.35V/1.25V锁相环时钟驱动器,用于缓冲
一个差分时钟对(CK和CK)
并分配到四个差分输出 - 1.5V/1.35V/1.25V CMOS输入
- 检查命令和地址(CS 门控)数据输入的奇偶校验
- 可配置的驱动器强度
- 使用内部反馈回路
- 优化功耗
参数
1. 产品概述
SN74SSQEC32882是德州仪器(TI)推出的28位转56位寄存缓冲器,专为DDR3/DDR3L/DDR3U寄存式双列直插内存模块(RDIMM)设计,支持单/双/四通道配置。核心特性包括:
- 工作电压:兼容1.5V/1.35V/1.25V CMOS输入
- 时钟驱动:1对差分时钟输入可扩展至4对输出
- 奇偶校验:支持地址与命令输入的实时奇偶校验,错误时触发ERROUT信号
- 节能模式:CKE电源管理模式优化系统功耗
2. 关键功能
- 双工作模式:通过QCSEN引脚选择
- QuadCS禁用 :2个片选输入→4个输出
- QuadCS启用 :4个片选输入→4个输出
- 镜像模式:支持DIMM背面安装(需MIRROR=HIGH)
- 可调驱动强度:优化信号完整性,适应不同负载
3. 应用场景
- DDR3 RDIMM(最高1866 Mbps)
- DDR3L RDIMM(最高1600 Mbps)
- DDR3U RDIMM(最高1333 Mbps)
4. 封装与规格
- 封装:176引脚BGA(8mm×13.5mm,0.65mm间距)
- 温度范围:| 速度等级 | 最大壳体温度 |
| ----------- | -------------- |
| DDR3-800 | +109°C |
| DDR3-1866 | +101°C |
5. 附加信息
文档版本:SCAS920-PUB(2011年11月)
生产状态:当前可订购型号SN74SSQEC32882ZALR(符合RoHS标准)
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