【PlanAhead教程】-4 RTL and IP Design
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
Xilinx
+关注
关注
73文章
2205浏览量
131831 -
RTL
+关注
关注
1文章
395浏览量
62867 -
PlanAhead
+关注
关注
0文章
13浏览量
9971
发布评论请先 登录
相关推荐
热点推荐
RTL8762CMF/RTL8752CMF：蓝牙低功耗SOC的卓越之选
RTL8762CMF/RTL8752CMF：蓝牙低功耗SOC的卓越之选 一、引言 在当今的物联网时代，蓝牙低功耗技术在各类设备中得到了广泛应用。Realtek的RTL
AMD Versal CPM5 QDMA Gen4x8 ST Only Performance Design CED示例
本篇博文演示了在AMD Vivado Design Suite 2024.1 中生成 CPM5_QDMA_Gen4x8_ST_Only_Performance_Design 并使用为 QDMA 提供
华为数据通信牵头立项TM Forum IP网络L4自智架构
华为数据通信近日在网络智能化标准领域取得关键突破，正式宣布在TM Forum（电信管理论坛）立项IG1251G“IP网络L4多场景自智Agentic架构标准”，标志着全球IP网络向L4
请问谁有 RTL9210B RTL9210C 的sheet pdf 呀？
请问谁有移动硬盘芯片 RTL9210B RTL9210C 的sheet pdf 呀？
找不到，急需。先谢了
发表于 02-13 13:43
SmartDV与Mirabilis Design宣布就SmartDV IP系统级模型达成战略合作
本次合作有助于实现更快速、更高质量的早期架构探索与RTL开发前优化
使用AXI4接口IP核进行DDR读写测试
本章的实验任务是在 PL 端自定义一个 AXI4 接口的 IP 核，通过 AXI_HP 接口对 PS 端 DDR3 进行读写测试，读写的内存大小是 4K 字节。
Xilinx高性能NVMe Host控制器IP+PCIe 3.0软核控制器IP，纯逻辑实现，AXI4和AXI4-Stream DMA接口，支持PCIe 3.0和4.0
）读写、DMA读写和数据擦除功能，提供用户一个简单高效的接口实现高性能存储解决方案。NVMe AXI4 Host Controller IP读写的顺序传输长度是RTL运行时动态可配置的，最小
发表于 11-14 22:40
IP3254 3 节/4 节串联用电池保护 IC（科发鑫 英集芯指定代理）
IP32543节/4节串联用电池保护IC（科发鑫英集芯指定代理）（同步推荐锂电池保护IP3012A/BIP3005A/BIP3253IP3254IP3259IP3266IP3267）1
发表于 10-24 19:49
•0次下载
灿芯半导体亮相IP-SoC Days 2025
近日，Design & Reuse在上海和首尔分别举办了两场IP-SoC Day研讨会，灿芯半导体（灿芯股份，688691）作为领先的一站式定制芯片及IP供应商，受邀参加两次活动并在上海场研讨会上发表演讲。
Cadence受邀参加IP SoC China 2025
2025 年 9 月 11 日，由 Design & Reuse 主办的 IP SoC China 2025 将在上海淳大万丽酒店举办。
芯动科技独家推出28nm/22nm LPDDR5/4 IP
了LPDDR5/5X/4/4X Combo IP和DDR5/4 Combo IP两大全兼容升级解决方案，有效助力广大客户新产品应对供应链升级
AMD Vivado Design Suite 2025.1现已推出
AMD Vivado Design Suite 2025.1 现已推出，支持 AMD Spartan UltraScale+ 和新一代 Versal 器件。这一最新版本还新增了多项功能，可显著提升 Versal SSIT 器件的 FMAX 值，并对所有系列产品在 IP 集
如何使用AMD Vitis HLS创建HLS IP
本文逐步演示了如何使用 AMD Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器。接着会在 AMD Vivado Design Suite 设计中使用此
Cadence推出HBM4 12.8Gbps IP内存系统解决方案
近日，Cadence（NASDAQ：CDNS）近日宣布推出业界速度最快的 HBM4 12.8Gbps 内存 IP 解决方案，以满足新一代 AI 训练和 HPC 硬件系统对 SoC 日益增长的内存带宽
灿芯半导体受邀参加IP-SoC Silicon Valley 2025
近日，由Design & Reuse主办的IP-SoC Silicon Valley 2025 Day在美国硅谷成功举办，活动专注于为IP/SoC供应商提供展示创新IP和SoC产品的平
评论