台积电放大招：5nm明年试产 2nm以下工艺取得进展

最近在美国加州圣克拉拉举办的第24届年度技术研讨会上，台积电在场公布了一份最新的技术蓝图。台积电是全球第一大晶圆代工厂商，所以，台积电规划的这份技术发展蓝图，显然也就有被他人了解的价值和意义。

在美国加州圣克拉拉举办的第24届年度技术研讨会上，台积电当场宣布7nm工艺已进入量产，在2019年初将投产EUV（极紫外光刻机）版的7nm+工艺。另外，台积电在会上还公布了5nm工艺节点的首个时间表，以及数种新的封装技术方案。台积电会继续将功耗低、漏电低的制程工艺技术推向在行业中更为主流的22/12nm工艺节点，并为客户提供多种且特殊的制程工艺以及一系列的嵌入式存储方案；与此同时，台积电也在积极地探索未来的晶体管结构与原材料。从总体上看来，预计台积电在2018年可生产出1200万片晶圆，台积电的研发开支和资本开支均比以往有所增长；同样是在2018年，台积电设在南京的一座晶圆工厂开始量产16nm FinFET制程工艺。

不过，有一个不好的消息是，就台积电而言，新的制程节点为自身带来的收益趋于更加薄弱；新的常态是，台积电研发并推出新的制程工艺节点，主要是为持续提升芯片的性能、降低芯片的功耗（功耗下降的幅度通常在10%-20%之间）。这对整个晶圆代工行业来说，新的封装技术与特殊的制程越来越重要。

台积电已开始投入量产7nm工艺，业界预计2018年会有50个以上的设计案投片，包括CPU、GPU、人工智能加速器芯片、加密货币挖矿专用芯片ASIC、网络路芯片、游戏机芯片、 5G芯片和车用芯片等。台积电预计在2019上半年开始对5nm制程进行风险试产，该制程将最先用于手机与高性能的运算芯片；与台积电当前已量产的7nm工艺相比较，5nm工艺节点的密度可达1.8倍，可降低功耗20%左右，在速度上大约提升15%。

市场研究机构The Linley Group的分析师Mike Demler表示：“没有EUV，他们就无法提供与过去节点相同的微缩优势。如果你看7nm+制程，号称比7nm制程再微缩20%，因此EUV还是更接近传统摩尔定律微缩水准所需的，而7nm到5nm节点的微缩效果只会更糟。”

台积电明显有能力在2019年初开始量产EUV版的7nm+工艺，台积电现有的系统在2018年4月里以250W维持生产了数周的时间，预期2019年可达到300W，这是量产时所需的功率水准。不过要维持每日平均145W的功率，台积电仍需努力。台积电的研发副总经理米玉杰就此表态：“生产量正朝向满足量产所需发展。”除了透露在功率以及生产量方面的进步，米玉杰还表示，尽管仍超出三分之一，光阻剂量的减少幅度也朝着台积电在2019年第1季度量产的目标迈进；此外EUV光源的光罩护膜的穿透率目前达到83%，2019年应该可以达到90%。米玉杰以数个案例为证明并表示，EUV光刻机可持续提供比浸润式步进机更佳的关键尺寸均匀度；台积电预期会同时在7nm+工艺以及5nm工艺节点的多个层采用EUV光刻机，并将在工厂中积极安装ASML的NXE3400微影设备。

由此不难得出，台积电的EUV制程工艺量产计划与三星的量产时程相差仅在半年以内。三星已经表示将于2018年就导入EUV量产，而台积电与三星的EUV量产时程差距，其实尚不足以让苹果、高通等大客户更换代工厂商；市场研究机构VLSI Research的执行长G. Dan Hutcheson表示，三星的EUV量产比起台积电只有几个月的领先，这在长期看来是微不足道的。

台积电的5nm工艺节点，目前正处于萌芽的阶段，预计在2018年6月会释出0.5版的EDA流程，在2018年7月则推出0.5版的设计工具套件；该工艺节点还有许多的IP功能区块要到2019年才会完成验证，这包括PCIe 4.0、DDR4以及USB 3.1介面。

台积电所设定的目标是，2019年让10/7nm工艺节点的产量比当前增长3倍，达到年产110万片晶圆的目标；台积电的Fab 18工厂已经在台南科学园区兴建中，2020年可望开始量产5nm工艺。

台积电已为GPU与其他处理器开发出了CoWoS 2.5D封装技术，还有适用于智能手机芯片的晶圆级扇出式封装InFO。台积电除了继续推广这两种技术外，还将新增另外的封装技术方案。

自2019年初开始，CoWoS技术将提供具备倍缩光罩两倍尺寸的硅中介层选项，而具备130μm凸块间距的版本将在2018年通过品质认证。InFO技术则会有四种衍生技术，其中存储基板应用的InFO-MS，将在1x倍缩光罩的基板上封装系统级芯片SoC与HBM，具备2x2μm的重分布层，将在2018年9月通过验证。InFO-oS有着与DRAM内存芯片更匹配的背向RDL间距，且已经准备就绪；一种名为MUST的多堆叠选项，将1-2颗芯片放在另一颗比较大的芯片顶部，然后以位于堆叠底部的硅中介层来连结。最后还有一种InFO-AIP便是封装天线技术，可将外观尺寸缩小10%，天线增益提高40%，主要用于5G基带芯片的前端模组。

市场研究机构TechSearch International的总裁暨资深封装技术分析师Jan Vardaman表示：“InFO是重要的平台，台积电的以PoP形式整合存储器与基带/数据机的InFO封装令人印象深刻──高度较低、尺寸较小而且性能更佳；基板上InFO技术则会在市场上大受欢迎，因为2微米线宽与间距适合多种应用。”

台积电还发布了两种全新的封装技术方案选项。其中在2018年4月底问世的wafer-on-wafer封装直接以打线堆叠三颗裸晶，不过使用者还需要确定在EDA流程是否支持这种打线技术；该技术还将在2018年6月推出支持EMI的版本。最后台积电还大略描述了一种被称为“整合芯片系统（system-on-integrated-chips）”的技术，采用10nm以下的互连以连结两颗裸晶，但技术细节还要到2019年才能够透露；该技术瞄准的应用从移动通讯到高性能的运算芯片，而且能连结采用不同的制程节点所生产的裸晶，业者揣测这应该是某种形式的系统级封装技术方案。

一位分析师在台积电技术研讨会的休息时段说了这样一句话：“日月光一直是封装技术领域的领头羊，但现在我不得不说，其实台积电才是封装技术领域里的第一名。”

在台积电的营收中，有三分之一以上的收入来自于28nm以上工艺节点。当然，台积电自然就有比7/5nm工艺节点落后一至多个世代的制程工艺。

比如，台积电正在研发22nm平面制程与12nm FinFET制程的超低功耗与超低漏电版本，可与格罗方德、三星的FD-SOI制程相抗衡。新版本的22nm制程采用28nm的设计规则，提供10%的光学微缩与速度增益，降低20%的功耗，该制程与相关的IP将于2018年底准备就绪，瞄准的是先进的MCU、物联网与5G毫米波芯片等应用。12nm版本的低功耗、低漏电制程则采用FinFET架构以及更小巧的单元库，可提供比台积电的16FFC制程高16%的速度，高速Serdes等少数几个IP则要到2019年才能问世。

又比如，在存储器方面，40nm的f电阻式RAM已经准备好取代物联网芯片中的快闪存储器，只需要添加两层光罩，并支持10年的储存时间以及1万次读写周期。将于2018年问世的22nm嵌入式MRAM支持高于快闪存储的速度和更长的储存期限，所面向的应用范围包括汽车、手机、高性能的运算等设计；该技术到目前为止在测试芯片上均有很高的良率。

再比如，台积电还提供小型化的微机电系统MEMS制程，预期在2018年秋天可提供整合10V与650V驱动器的硅基氮化镓（GaN-on-silicon）制程，2019年则可完成蜂窝通讯功率放大器采用的100V D-HEMT制程验证。台积电也具备车用16FFC制程的验证EDA流程以及IP，2018年底底可提供7nm车用制程，2019年第二季通过完整认证。

台积电正在研究适合2nm以下制程节点的晶体管所需的堆叠纳米线，并在纳米片设计上取得了进展，号称能支持比FinFET更佳的静电特性，而且可以藉由调整元件宽度达到功耗与性能的最佳化。台积电认为锗具有替代硅的潜力，因为，在相同的速度下功耗更低；台积电已经在与CMOS相容之介电质中利用该材料，达到了创纪录的低接触电阻。

台积电也正在研究各种2D后段材料，包括具备原子级光滑表面的二硫化钼。台积电也在实验新的方法来放大铜晶粒，从而降低互连中的电阻；台积电正在研发选择性介电质上介电质沉积制程，以实现铜通孔的的自动对准。

在存储器技术方面，22nm以下工艺节点的嵌入式MRAM技术是台积电的重点研发项目之一，有可能具备替代性磁结构；在40nm以下电阻式随机存取存储器部方面，高密度的纵横闩被视为具能源效益的方案，特别是应用于人工智能加速芯片。

在制程自动化部份，台积电正采用机器学习技术系统化分析大量晶圆制程资料，并已经针对特定工具与产品调整了制程参数。台积电现在有着超过5万种的制程参数与上千万的制程管制图资料库。台积电将如何把机器学习运用于自动化任务，以及将运用于何种产品线上，目前外界对此并不清楚。

台积电南京晶圆工厂

最后需要简单一提的是台积电设在南京的那座晶圆工厂。台积电南京晶圆工厂比原计划提前了数个月开始量产，该工厂投入量产的是16nm FinFET制程工艺。待台积电南京工厂完全建成并投入运营后，每月可生产8万片晶圆。