AD9524 6路输出、双环路时钟发生器技术手册

概述
AD9524提供低功耗、多路输出时钟分配功能，具有低抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为3.6 GHz至4.0 GHz。
数据表：*附件：AD9524 6路输出、双环路时钟发生器技术.pdf

AD9524旨在满足长期演进(LTE)和多载波GSM基站设计的时钟要求。它依靠外部VCXO清除参考抖动，以满足严格的低相位噪声要求，从而获得可接受的数据转换器信噪比(SNR)性能。

输入接收器、振荡器和零延迟接收器支持单端和差分两种操作。当连接到恢复的系统参考时钟和VCXO时，器件产生1 MHz至1 GHz范围内的6路低噪声输出，以及一路来自PLL1的专用缓冲输出。一路时钟输出相对于另一路时钟输出的频率和相位可通过分频器相位选择功能改变，该功能用作无抖动的时序粗调，其调整增量相当于VCO输出信号的周期。

通过串行接口可以对封装内EEPROM进行编程，以便存储用于上电和芯片复位的用户定义寄存器设置。

应用

• LTE和多载波GSM基站
• 无线和宽带基础设施
• 医疗仪器
• 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
• 低抖动、低相位噪声时钟分配
• SONET、10Ge、10G FC和其它10 Gbps协议的时钟产生和转换
• 前向纠错(G.710)
• 高性能无线收发器
• 自动测试设备(ATE)和高性能仪器仪表

特性

• 输出频率：<1 MHz至1 GHz
• 启动频率精度：<±100 ppm（由VCXO参考精度决定）
• 零延迟操作
  输入至输出边沿时序：<±150 ps
• 6路输出：可配置为LVPECL、LVDS、HSTL和LVCMOS
• 6个具有零抖动可调延迟的专用输出分频器
• 可调延迟：63个分辨率步进，步长等于VCO输出分频器的½周期
• 输出间偏斜：<±50 ps
• 针对奇数分频器设置提供占空比校正
• 上电时所有输出自动同步
• 非易失性EEPROM存储配置设置
• 欲了解更多特性，请参考数据手册

框图

引脚配置描述

典型性能特征

工作原理

AD9524是一款采用基于整数N的锁相环（PLL）的时钟发生器。该器件架构由两个级联的PLL级组成。第一级PLL1，是一个整数除法PLL，它使用一个外部压控晶体振荡器（VCXO），最高可达250MHz。PLL1具有较窄的环路带宽，可对输入参考信号进行初始的抖动消除。第二级PLL2，是一个频率乘法PLL，它将第一级的输出频率转换到3.6GHz至4.0GHz的范围。PLL2集成了一个基于整数的反馈分频器，可实现整数倍频。可编程整数分频器（1至1024）跟随PLL2，最终确定1GHz的输出频率。

AD9524包含信号处理模块，可在两个参考输入之间实现平滑切换。该电路会自动检测参考输入信号的存在。如果只有一个输入存在，器件将其作为活动参考。如果两个输入都存在，其中一个将成为活动参考，另一个则成为备用参考。如果活动参考失效，电路会自动切换到备用参考（如果有），使其成为新的活动参考。

寄存器设置决定了在失效参考再次可用时采取的行动：是留在参考B上，还是恢复到参考A。如果可以使用其他参考，AD9524支持保持模式。参考选择引脚（REF_SEL，引脚45）可用于手动选择哪个参考处于活动状态（见表43）。保持模式的精度取决于VCO在半电源电压下的频率稳定性。

任何分频器设置都可通过串行编程端口进行编程，从而实现广泛的输入/输出频率比。这些分频器还包括一个可编程延迟，可在需要时调整输出信号的时序。

输出端口与LVPECL、LVDS或HSTL逻辑电平兼容（见输入/输出端接建议部分）；然而，AD9524仅采用CMOS工艺实现。

每个PLL的环路滤波器都是集成且可编程的。两个PLL环路滤波器中，每个仅需一个外部电容。

AD9524的工作温度范围为扩展工业温度范围 -40°C至85°C。

组件模块 - 输入PLL（PLL1）

PLL1 总体描述
从根本上讲，输入PLL（称为PLL1）由鉴频鉴相器（PFD）、电荷泵、无源环路滤波器以及外部VCO组成，它们在闭环中运行。

PLL1具有以约10Hz至100Hz的窄环路带宽运行的灵活性。这种相对较窄的环路带宽赋予AD9524抑制参考输入抖动的能力。出现在PLL1上的抖动随后会形成参考输入系统时钟的低相位噪声版本。