西门子EDA工具如何助力行业克服技术挑战

在当今快速发展的科技时代，半导体行业正经历着前所未有的变革。随着汽车智能化、电动化的不断推进，人们对车载影音娱乐、智能交互、智能驾驶提出了全新的需求，促进了座舱和智驾芯片等汽车IC的发展与变革；与此同时，随着芯片制造工艺接近物理极限，传统的集成电路在性能提升和功耗降低方面遇到了瓶颈，3D IC也迎来了快速发展，作为先进的封装技术通过垂直堆叠多个芯片，提高芯片密度和性能，从而延续摩尔定律；此外，AI技术在芯片设计工具上的应用也迎来了大发展，EDA工具的自动化、智能化能够加速设计过程，减少人为错误，提高整体设计质量。

西门子EDA工具以其先进的技术和解决方案，在全球半导体设计领域扮演着举足轻重的角色。本文将从汽车IC、3D IC和EDA AI三个方向，深入探讨西门子EDA工具如何助力行业克服技术挑战，推动创新发展。

助力应对汽车IC革新的技术趋势与挑战

汽车芯片作为现代汽车电子系统的基石，正面临着汽车智能化和电动化带来的技术革新。越来越多的汽车芯片采用先进工艺进行开发和制造，用于实现更复杂更先进的功能，譬如高级驾驶辅助系统（ADAS）。这些高级功能需要芯片提供大量的处理能力以实现最佳能效，这就要求制造出大型、复杂的芯片，超大规模的汽车芯片对设计和验证提出了新的挑战。

与此同时，“软件定义汽车”的趋势下，软件的差异化才更能凸显出品牌的价值，OEMs需要尽可能“左移”开发工作，运行真实的负载，包括OS和APP，对系统的综合性能进行评估。

另外，功能安全也是汽车芯片设计公司和IP公司关注的焦点，车规级芯片必须严格遵守汽车行业的功能安全标准，诸如ISO 26262等。过去行业内设计符合ASIL-B级别的车载信息娱乐系统、座舱等所用的车规芯片较为普遍。而近年来，针对更高要求的ASIL-D级别设计的芯片逐渐增多，尤其是在和ADAS相关的芯片领域。

车规芯片设计流程中的安全分析与安全验证在各项安全相关的工作中占据了项目团队的大量精力。对于初次涉足车规芯片设计与验证的厂商而言，面临着一系列与常规芯片截然不同的挑战，包括车规芯片特有的流程要求、专用工具以及遵循ISO26262标准的方法学等，迫切需要得到在车规芯片功能安全方面拥有丰富经验的技术团队的咨询指导和帮助。

西门子EDA工具在汽车芯片设计上提供了全面的解决方案。西门子EDA的Tessent解决方案能够从可测试性设计的角度帮助汽车芯片实现车规功能安全。Tessent LogicBIST是业界知名的逻辑内建自测试解决方案，可以复用扫描测试压缩逻辑，在极小的面积开销条件下实现片内扫描自测试能力，其OST技术大大缩短测试时间、提高测试覆盖率，满足ASIL-D等级的覆盖率和诊断时间间隔要求。MBIST可以支持上下电和系统运行中的测试和修复，进行非破坏性内存测试。DefectSim工具针对模拟IP生成FMEDA指标估计值，助力ISO26262流程认证。嵌入式分析电路和软件套组监控系统安全运行，增强网络安全功能。Tessent的DFT技术提供高质量测试，基于工艺和设计特征生成面向缺陷的故障模型，致力实现0DPPM目标。

Tessent车规DFT解决方案在MCU、座舱、智驾等汽车芯片设计用户中也广受青睐，收获了非常多的成功案例。其特有的OST技术帮助瑞萨的汽车芯片把LBIST测试时间缩短了5倍；帮助英飞凌把LBIST测试时间缩短了十余倍，大大缩短了这些汽车芯片的容错时间间隔（FTTI），从而提升了安全响应速度（发表于ITC 2019）；还助力了国内首颗ASIL-B等级的ADAS芯片成功推向市场（发表于ITC 2022）。

另外，西门子EDA的Austemper功能安全平台，可以显著提升用户在芯片设计的安全分析与安全验证方面的效率，为完成项目赢得宝贵的时间。其卓越的安全分析工具SafetyScope，具有快速的安全机制探索功能。先进的故障仿真工具KaleidoScope，具有分布式和并行处理机制，以及Stimulus Grading等功能，有效提升了故障仿真的效率。

同时，西门子EDA还拥有一支实力雄厚的功能安全FuSa Service服务团队，汇聚众多拥有十多年功能安全实践经验的资深专家，包含ISO 26262标准委员会的成员。FuSa Service服务从深入分析并分解车规芯片的安全需求，到提出针对性的安全机制建议，再到通过FMEA/FMEDA的迭代实施，以及执行故障注入仿真以准确获取SPFM、LFM等关键指标，团队能够全方位支持客户，确保车规芯片满足ASIL-B或D的严格要求。目前，Austemper平台和FuSa Service团队已赢得了客户的广泛赞誉，成功助力多家国内顶尖汽车芯片企业达成ASIL-B和ASIL-D车规芯片的安全目标，业务范围广泛覆盖智能座舱、激光雷达、ADAS、高性能MCU等车规芯片的核心领域。

西门子EDA在2024年发布了全新一代的Veloce CS平台，满足汽车芯片日益增长的容量和运行速度需求。其中Veloce Strato CS可以提供440亿门的容量，运行速度较上一代提升了5倍。Veloce Primo CS在保持Strato CS使用模式一致性的前提下，进一步提升了至多5倍的运行速度。还有，Veloce proFPGA CS可以赋能软件团队在原型平台上运行Linux，甚至Android系统，提供了进行驱动开发和系统测试的高效平台。如今，已有客户通过Veloce Strato上的Veloce Power APP，能够在78分钟内完成整个500μs运行时间的功耗变化包络图，大幅提升了系统功耗预估和优化的效率。

选对工具让3D IC设计更轻松

后摩尔时代下，随着人工智能、智能汽车、物联网等市场的快速发展，高性能、低功耗芯片的需求急剧增加，为3D IC封装技术的发展提供了强大的市场驱动力。

3D IC封装将多个芯片和存储器进行3D堆叠，结合TSV、混合键合、RDL中介层以及高密度基板等技术来达成，满足了更高的存储读写带宽和更强芯片性能的需求。然而，也带来了集成硅芯片、中介层和封装基板的3D IC系统技术最佳化的挑战。

在3D IC设计过程中，芯片设计厂商面临很多挑战：首先是设计管理环境的缺失，由于3D IC设计涉及不同工艺流程和多个工程师的分布式设计，缺乏统一的设计管理环境，使得跨系统连接规划和协调变得困难。其次，3D IC设计复杂度迅速提升，特别是面对多达百万级别的Pin脚，需要高性能的设计工具来提高设计效率。再者，复杂的3D IC设计系统带来了诸多系统性能问题，如信号完整性、电源完整性、热仿真、应力仿真及可测试性仿真等，这些都需要得到有效解决。

此外，3D IC系统在生产前需要经过严格的系统验证，包括功能验证、版图实现及验证、堆叠的互联验证及生产验证等，以确保设计质量。这些挑战要求设计厂商采用更先进的技术和工具，以应对3D IC设计中的复杂性和不确定性。

2024年，西门子 EDA推出的Innovator3D IC多物理场协同设计平台能全面助力解决客户的各类挑战。该平台为设计人员提供了一个图形环境中的完整环境，以提供早期、快速、高效的多基板集成和设计管理，包括Die、中介层、封装基板及PCB等数据，这使设计团队能够高效管理整个3D IC系统的数据并进行有效关联，实现连接和分配的正确平衡，以获得最佳性能、成本和可制造性，从而减少迭代次数和缩短周期时间。

面对信号完整性及电源完整性的关键仿真需求，西门子EDA提供组合Calibre xACT和Hyperlynx SI，以及mPower和Hyperlynx PI，对芯片、系统和PCB进行建模，完成后进行结合的仿真分析，保证整个3D IC系统的仿真结果和精度，此方案还可以嵌入到设计流程中进行快速仿真，提升仿真收益。

西门子EDA的层次化LEF/DEF可以进行层次化器件规划，在几分钟内构建数百万个引脚的Chiplet（小芯片），并提供一个高效的ECO流程。能够在层次化数据模型之上，将芯片/小芯片、中介层、封装基板甚至系统PCB建模为不同层级的器件层次结构，即使在五千万个以上引脚设计组装上也具有可扩展性、容量和性能。

另外，针对芯片间的连接和堆叠验证，西门子EDA扩展了Calibre平台，推出了Calibre 3DStack来自动化检查Die引脚版图的对准以及3D IC的LVS；推出了3DPERC和mPower来进一步验证Die堆叠之后的可靠性问题，如ESD、EMIR问题；同时推出3DThermal，帮助用户分析芯片堆叠之后的散热效果以及每个芯片上单元级别的热分布状况，仿真分析散热对每个芯片的性能的影响，进而优化芯片的布局布线或封装设计，另外还有堆叠芯片应力仿真分析等等。

西门子EDA工具在众多下游客户的3D IC设计中提供了关键支持。如，协助Chipletz公司满足其高容量设计能力的需求，处理越来越多的芯片和器件集成，以实现高性能和高密度的设计。

此外，Intel通过西门子EDA工具中的预测分析功能，实现了更智能的集成规划和原型设计平台，从而加速了新技术的开发。西门子EDA工具能够对设计进行早期验证与优化，让Intel能够在设计阶段更早地识别并解决潜在问题，从而缩短开发周期并提高产品质量。

值得一提的是，日月光半导体携手西门子EDA，开发了一套完全验证的ADK，帮助客户在物理设计前后通过稳定的图形界面，高效创建并评估复杂的FOCoS封装。该ADK采用西门子EDA技术并集成到日月光半导体的设计流程中，可将FOCoS封装的规划和验证周期缩短30%至50%。这一流程让日月光半导体能够与客户快速协同设计，并实时解决物理验证问题。

AI赋能EDA加速芯片设计

芯片设计是一个复杂的系统化设计，验证环节和优化环节是最耗费时间和精力的阶段，也是最容易出错的地方。为了减少错误，EDA工具的自动化、智能化就显得尤为重要。AI技术在EDA领域的应用正逐渐成熟，为芯片设计领域带来了革命性的变化，可以显著提高设计效率和质量，降低成本，并加速产品的上市时间。

西门子 EDA 的 AI 工具在芯片设计流程的前端验证、后端优化、物理验证、测试与良率提升等环节能够发挥非常重要的作用，显著提高研发效率并降低错误率。如，西门子EDA的Solido智能化平台是面向定制IC设计及验证的全套解决方案的引领者。Solido平台包括工艺偏差设计及验证、单元库特征化及验证、IP验证以及模拟及数模混合仿真方案，由专有的AI技术提供支持，适用于高性能计算、人工智能、物联网、汽车和移动应用等领域。

Solido Simulation Suite是西门子EDA推出的新一代模拟和数模混合仿真技术，以AI技术为基础，充分考虑到下一代工艺节点和复杂IC结构，帮助IC设计团队满足日益严苛的设计规范，验证覆盖率指标和加速产品上市时间的要求。Solido Sim提供了简化的使用模型，更快的验证和统一的工作流程，提供一系列创新仿真技术：Solido SPICE将模拟、混合信号、RF、3D IC验证速度加快2-30倍；Solido FastSPICE可为SoC、存储器和仿真功能验证带来大幅的速度提升；Solido LibSPICE专为小型设计打造批量解析技术，提高仿真速度，为标准单元和存储器单元的无缝稳定验证提供全流程解决方案。

高效、准确的库特征提取是模块级或全芯片设计流程的关键步骤之一，Solido Characterization Suite基于革命性的创新方法，通过数字建模和机器学习实现快速、精确的库特征提取和验证。这些方法可显著加快特征提取的速度，在所有工艺、电压和温度（PVT）条件下实现产品级精度，针对整个库的特征提取速度提高2-100倍。

工艺偏差设计验证解决方案（Solido Design Environment）利用AI/ML技术，帮助用户提高良率和PPA。相比于暴力穷举法，大大缩短了运行时间。它还可以帮助设计人员，实现高达6 Sigma的验证精度，并实现更高的良率、覆盖率和准确率。

此外，西门子EDA的集成IP验证套件能够在整个IC设计周期内提供全面的IP质量保证，为IP开发团队提供完整的工作流程。Solido IP Validation Suite是一套完整的自动化签核解决方案，可为标准单元、存储器和IP模块等提供质量保证。这一全新的解决方案提供完整的IP验证覆盖范围，涵盖所有IP设计规则和格式，还可提供“版本到版本”的IP认证，提升完整芯片IP集成周期的可预测性，帮助加快产品上市速度。

这些工具不仅减少了重复性任务，还为复杂的设计问题提供了智能化解决方案，使得西门子EDA的AI工具已经成为客户芯片设计流程中不可或缺的助力。

西门子EDA提供的Solido Platform过去是通过自适应式（Adaptive）AI技术提供了High Sigma验证方案。后面，西门子EDA成功利用Additive Learning技术，大幅减少了用户所需的模拟次数，这是一种突破性的方法，可以在初始验证运行完成后，为后续的增量验证运行提供额外的速度提升，保持完全准确性的同时，提升了AI技术的效果。

未来，西门子EDA的Solido工具将朝着In-simulator AI以及生成式AI方向发展，这将进一步推动EDA工具的自动化和智能化，提高设计效率和准确性。通过这些先进的AI技术，Solido Platform将继续为芯片设计领域提供创新的解决方案，以应对日益增长的设计复杂性和验证挑战。

结语

西门子EDA工具以其卓越的技术实力和创新解决方案，在汽车IC、3D IC和AI技术应用领域发挥着重要作用。通过不断的技术创新和产品优化，西门子EDA工具帮助客户克服技术挑战，提升设计效率，降低错误率，加速产品上市。未来，西门子EDA将继续推动自动化和智能化创新，实现从芯片级到系统级的扩展，引领行业的发展，为半导体设计领域带来更多的创新和价值。