ASIC集成电路设计流程-电子发烧友网

ASIC（Application Specific Integrated Circuit）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC集成电路设计流程可以分为前端设计和后端设计两大部分，以下是的流程介绍：

一、前端设计

准备需求规范
- 确定芯片的具体指标，包括物理实现（制作工艺、裸片面积、封装）和性能指标（速度、功耗）以及功能指标（功能描述、接口定义）。
系统级设计
- 使用系统建模语言（如Matlab、C等）对各个模块进行描述，验证方案的可行性。
RTL设计
- 利用硬件描述语言（如Verilog）对电路以寄存器之间的传输为基础进行描述。
- 对设计的功能进行仿真验证，需要激励驱动，是动态仿真。
RTL验证
- 消除Linting Error，确保可综合。
- 执行基于周期的验证（功能），验证RTL的协议行为。
- 执行属性检查，验证RTL实现和规范理解匹配。
- 执行IP功能验证。
逻辑综合
- 准备设计约束文件（时钟定义、IO延迟定义、输出PAD负载定义、设计False/Multicycle路径），然后执行综合。
- 将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，生成门级网表（Netlist）。
- 基于DFT（Design For Test）需求建立扫描链（scan-chain）连接。
设计检查
- 执行网表级功耗分析，确保满足功耗目标。
- 使用综合网表执行门级仿真，验证功能。
- 执行RTL和综合网表之间的形式验证，确认综合工具未修改功能性。
- 使用SDF（标准延迟格式）文件执行STA（静态时序分析），确保满足时序。
- 在DFT工具中执行scan-tracing，检查scan-chain是否是基于DFT需求建立的。

二、后端设计

布局布线准备
- 综合网表文件（VHDL/Verilog格式）和SDC（约束文件）作为输入文件传递给布局布线工具。
Floor-plan
- 基于连接性放置IP、memory，创建Pad-ring，放置Pads（信号/电源/传输单元）。
- 在高速总线开关时满足SSN需求（同时开关噪声），不会产生任何噪声相关活动。
- 建立最佳floorplan，使设计满足芯片的利用率目标。
- 发布floorplan信息给封装团队，执行pad-ring的封装可行性分析。
布局（Placement）
- 在布局工具中，切割行，在防止放置单元的位置创建阻塞。
- 单元的物理布局基于时序/面积需求执行。
布线（Routing）
- 最初的全局布线和细节布线，根据生产需要满足DRC需求。
参数提取与验证
- 执行布线后，将布线后Verilog网表、标准单元LEF/DEF文件给提取工具，以在SPEF（标准寄生交换格式）格式中提取芯片寄生（RLC阻感容）参数，并生成SPEF文件。
- 布局布线后检查是否设计满足需求（功能、时序、面积、功耗、可测性、DRC、LVS、ERC、ESD、SI、IR-Drop）。
  - 执行布线后网表的功耗分析，确认设计是否满足功耗目标。
  - 使用布线后网表执行门级仿真，检查设计是否满足功能需求。
  - 执行RTL和布线网表之间的形式验证，确认PR工具未修改功能性。
  - 使用SPEF文件和布线网表文件执行STA，检查设计是否满足时序需求。
  - 在DFT工具中执行scan-tracing，检查scan-chain是否是基于DFT需求建立的，使用DFT工具执行故障覆盖，生成ATPG测试向量。
  - 执行称作物理验证的DRC（设计规则检查）验证，确认设计满足了制造需求。
  - 执行LVS（layout vs Spice）检查，将布线网表转换为spice（SPICE-R），转换综合网表（SPICE-S），比较确认二者匹配。
  - 执行ESD检查，在芯片中同时具备模拟部分和数字部分的情况下，确认正确的背靠背二极管被放置并且具备正确的防护。对数字和模拟部分分别设置电源和地，以降低衬底噪声。
  - 执行特定的STA以确认芯片的信号完整性。将布线网表和SPEF文件（包含耦合电容值的寄生参数）输入STA工具执行此步骤。
  - 执行IR压降分析，电源网格足够健壮以经受设计的静态和动态功耗下降，并且IR压降在目标限制范围内。
芯片完工修整
- 布线设计使用设计约束验证完成后，进入芯片完工修整阶段（金属开槽、放置解耦帽等）。
设计与制造准备
- 芯片设计准备好进入制造单元，以制造厂可理解的GDS文件发布设计文件。
- GDS发布后，执行LAPO检查，确认发布给fab的数据库的正确性。
封装与测试
- 执行封装引线键合（wire-bounding），将芯片连接至封装。