0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Xilinx高性能PCIe DMA控制器IP,8个DMA通道

axpro 来源:axpro 作者:axpro 2024-02-22 11:11 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

Multi-Channel PCIe QDMA&RDMA IP

介绍

基于PCI Express Integrated Block,Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous或Scather Gather DMA,提供FIFO/AXI4-Stream用户接口

基于PCI Express Integrated Block,Multi-Channel PCIe RDMA Subsystem实现了使用DMA Ring缓冲的独立多通道、高性能/超低延时/超低抖动Continous Ring DMA,提供FIFO/AXI4-Stream用户接口。

特性

支持Ultrascale+,Ultrascale,7 Series的PCI Express Integrated Block

支持64,128,256,512-bit数据路径

64-bit源地址,目的地址,和描述符地址

多达8个独立的host-to-card(H2C/Read)数据通道或H2C DMA

多达8个独立的card-to-host(C2H/Write)数据通道或C2H DMA

AXI4-Stream/FIFO用户接口(每个通道都有自己的AXI4-Stream/FIFO接口)

每个DMA引擎支持DMA地址队列,队列深度可达32

每个DMA引擎支持DMA Ring缓冲,Ring缓冲深度和个数可配置

RDMA的超低延时和超低抖动性

H2C DMA支持视频显示定时时序输入控制

AXI4-Lite Master接口允许PCIe通信绕过DMA引擎

Scather Gather描述符列表支持无限列表大小

每个描述符的最大传输长度为4GB

MSI中断

连续描述符的块获取

中断或查询模式

应用

本内核体系结构支持广泛的计算和通信目标程序应用,强调性能、成本、可扩展性、功能可扩展性和关键任务可靠性。典型应用包括:

●数据通信网络

●电信网络

●宽带有线和无线应用

●网络接口卡

●用于各种应用程序的服务器add-in card

典型应用如下图所示:

wKgaomXWuwqAPuWtAAE4N660yig790.png

图 1 Multi-Channel PCIe QDMA&RDMA Subsystem典型应用:8通道视频采集和视频显示

概述

Multi-Channel PCIe QDMA&RDMA Subsystem作为一个高性能DMA数据搬移器,内核通过AXI4-Stream/FIFO接口直接连接RTL逻辑。使用提供的字符驱动程序,AXI4-Stream/FIFO接口可用于PCIe地址空间和AXI地址空间之间的高性能数据搬移。除了基本的DMA功能,DMA支持多达8个独立的upstream和downstream通道,每个通道支持深度为32的DMA地址队列,以及深度和个数可配置的DMA Ring缓冲,另外还允许PCIe通信绕过DMA引擎。

wKgZomXWuxSAUwD1AADC7qgOEEY046.png

图 2 Multi-Channel PCIe QDMA&RDMA Subsystem概述

特性概要

基于描述符提供的信息:源地址,目的地址和传输数据长度,Multi-Channel PCIe QDMA&RDMA Subsystem实现Host存储器和PCIe DMA子系统之间的数据搬移。这些DMA可以同时是Host to Card(H2C)和Card to Host(C2H)传输。每个DMA通道对应各自的AX4-Stream/FIFO接口,DMA从Host存储器获取并解析描述符链表,基于描述符链表信息完成自己通道的数据传输,然后使用MSI中断发出描述符完成或错误的信令。内核也提供多达16个输出到Host的用户中断信号

主机可以通过以下2个接口访问用户逻辑:

AXI4-Lite Master配置接口:这个接口是一个固定的32-bit端口,用于对性能要求不高的用户配置和状态寄存器的访问

User Register:这个接口是多个32-bit向量信号和1-bit信号,这些信号来自对应DMA通道数据搬移过程中产生的控制或状态信号

产品规格

结合Integrated Block for PCI Express IP,Multi-Channel PCIe QDMA&RDMA Subsystem为PCIe提供了一个高性能的DMA解决方案。

性能

Endpoint配置参数:Max Payload Size=256-byte,Max Read Request Size=512-byte

8-Channel PCIe-SGQDMA Subsystem,DMA Transfer Length = 4MB

表1 PCIe 3.0 x16 C2H DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 1690MB/s 1690MB/s 1690MB/s 1690MB/s 1690MB/s 1690MB/s 1690MB/s 1690MB/s

表2 PCIe 3.0 x16 H2C DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 1700MB/s 1700MB/s 1700MB/s 1700MB/s 1700MB/s 1700MB/s 1700MB/s 1700MB/s

表3 PCIe 3.0 x8 C2H DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s

表4 PCIe 3.0 x8 H2C DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s 890MB/s

表5 PCIe 3.0 x4 C2H DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 440MB/s 440MB/s 440MB/s 440MB/s 440MB/s 440MB/s 440MB/s 440MB/s

表6 PCIe 3.0 x4 H2C DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s

表7 PCIe 2.0 x8 C2H DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s

表8 PCIe 2.0 x8 H2C DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s 445MB/s

表9 PCIe 2.0 x4 C2H DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 220MB/s 220MB/s 220MB/s 220MB/s 220MB/s 220MB/s 220MB/s 220MB/s

表10 PCIe 2.0 x4 H2C DMA速率

DMA0 DMA1 DMA2 DMA3 DMA4 DMA5 DMA6 DMA7
速率 225MB/s 225MB/s 225MB/s 225MB/s 225MB/s 225MB/s 225MB/s 225MB/s

资源

8-Channel PCIe-SGQDMA Subsystem

表11 PCIe 3.0 x16 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 46985 101938 150 1

表12 PCIe 3.0 x8 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 26647 51071 84 1

表13 PCIe 3.0 x4 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 17671 35598 44 1

表14 PCIe 2.0 x8 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 25301 36973 66 1

表15 PCIe 2.0 x4 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 19807 29320 98 1

1-Channel PCIe-CQDMA Subsystem

表16 PCIe 3.0 x8 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 8122 19331 8 1

表17 PCIe 2.0 x8 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 7911 11771 6 1

表18 PCIe 2.0 x4 DMA Subsystem资源

LUTs FFs BRAMs PCIe
资源 4747 6479 21 1

交付清单

可交付资料:

1.详细的用户手册

2.设计文件:源代码或网表

3.时序约束

4.测试或Demo工程

5.技术支持:邮件,电话,现场,培训服务

审核编辑 黄宇

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 控制器
    +关注

    关注

    114

    文章

    17860

    浏览量

    195018
  • Xilinx
    +关注

    关注

    73

    文章

    2205

    浏览量

    131819
  • PCI
    PCI
    +关注

    关注

    5

    文章

    689

    浏览量

    134477
  • PCIe
    +关注

    关注

    16

    文章

    1474

    浏览量

    88895
  • dma
    dma
    +关注

    关注

    3

    文章

    582

    浏览量

    106248
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    DMA(Direct Memory Access)的具体原理和实现方法是什么

    1. DMA 是什么(在 Zephyr / Nordic 里的抽象) Zephyr 把 DMA(Direct Memory Access)抽象成一DMA
    发表于 02-12 10:16

    CW32 DMA的主要特性

    CW32F030 支持直接内存访问(DMA),无需 CPU 干预,即可实现外设和存储之间、外设和外设之间、存储和存储之间的高速数据传输。DMA
    发表于 12-16 07:14

    Xilinx高性能低延时8通道PCIe-DMA控制器IP,SGDMA,QDMA,CDMA,RDMA, V4L2驱动,高速视频采集, 高速AD采集

    。使用提供的字符驱动程序,AXI4-Stream/FIFO接口可用于PCIe地址空间和AXI地址空间之间的高性能数据搬移。除了基本的DMA功能,DMA支持多达
    发表于 12-11 11:07

    基于AXI DMA IP核的DDR数据存储与PS端读取

    添加Zynq Processing System IP核,配置DDR控制器和时钟。7000系列的Zynq可以参考正点原子DMA回环测试设置。
    的头像 发表于 11-24 09:25 3527次阅读
    基于AXI <b class='flag-5'>DMA</b> <b class='flag-5'>IP</b>核的DDR数据存储与PS端读取

    Xilinx高性能NVMe Host控制器IP+PCIe 3.0软核控制器IP,纯逻辑实现,AXI4和AXI4-Stream DMA接口,支持PCIe 3.0和4.0

    Host Controller IP作为一PCIe SSD的高性能存储控制器,不但提供对PCIe
    发表于 11-14 22:40

    芯源的直接内存访问(DMA)技术介绍

    芯片内置 DMA 控制器,4 条独立通道,外设和存储之间、外设和外设之间、存储和存储之间的
    发表于 11-12 07:40

    哪些场景适合使用DMA

    DMA(直接内存访问)控制器允许外设和内存之间或内存和内存之间直接传输数据,而无需CPU的参与。这可以大大减轻CPU的负担,让CPU去处理其他任务,从而提高系统效率。以下是一些常见的使用DMA的场景
    发表于 11-12 07:13

    RVMCU课堂「18」: 手把手教你玩转RVSTAR—DMA数据传输篇

    。 GD32VF103的DMA控制器 GD32VF103的DMA控制器有12通道
    发表于 10-30 08:29

    双Zynq MPSoC PS侧PCIe高速DMA互连解决方案

    在涉及Xilinx Zynq UltraScale+ MPSoC的项目中,实现设备间高速、低延迟的数据传输往往是核心需求之一。PCIe(尤其PS侧)结合DMA(直接内存访问)正是满足这类需求的理想技术方案。
    的头像 发表于 10-22 13:53 4074次阅读
    双Zynq MPSoC PS侧<b class='flag-5'>PCIe</b>高速<b class='flag-5'>DMA</b>互连解决方案

    基于E203的DMA ip的使用

    1.BD设计 2.AXI DMA寄存 编写SDK代码,需要根据xilinx的官方例程和dma ip使用手册进行寄存
    发表于 10-22 06:00

    FPGA利用DMA IP核实现ADC数据采集

    DMA IP核来实现高效数据传输的步骤,包括创建项目、配置ADC接口、添加和连接DMA IP核、设计控制逻辑、生成比特流、软件开发及系统集成
    的头像 发表于 07-29 14:12 5306次阅读

    NVMe IP高速传输却不依赖XDMA设计之五:DMA 控制单元设计

    DMA 控制单元负责控制 DMA 传输事务, 该单元承担了 DMA 事务到 NVMe 事务的转换任务, 使用户对数据传输事务的
    的头像 发表于 07-02 19:47 2137次阅读
    NVMe <b class='flag-5'>IP</b>高速传输却不依赖XDMA设计之五:<b class='flag-5'>DMA</b> <b class='flag-5'>控制</b>单元设计

    基于AMD Versal器件实现PCIe5 DMA功能

    Versal是AMD 7nm的SoC高端器件,不仅拥有比16nm性能更强的逻辑性能,并且其PS系统中的CPM PCIe也较上一代MPSoC PS硬核PCIe单元强大得多。本节将基于A
    的头像 发表于 06-19 09:44 2000次阅读
    基于AMD Versal器件实现<b class='flag-5'>PCIe</b>5 <b class='flag-5'>DMA</b>功能

    第十五章 DMA

    本章介绍DMA(直接存储存取),其可在不占用CPU的情况下搬数据,支持多种传输方向,含控制器通道等配置及相关实验代码。
    的头像 发表于 06-14 16:32 1568次阅读
    第十五章 <b class='flag-5'>DMA</b>

    NVMe控制器IP设计之接口转换

    转换为控制器内部信号(addr、en、data_out)。命令执行结束后,完成信息通过AXI PCIe IP模块的AXI4接口传输至完成信息解析模块。这个过程需要通过AXI4写转换模块将读地址
    发表于 05-10 14:33