面向高性能计算、IoT、无线接入、音频、多媒体、消费类电子、边缘计算等迅速扩展的RISC-V使用场景,汤谷智能发布了基于自研Logic Giant原型验证硬件平台的全栈RISC-V硬件仿真加速系统方案。
方案可支持阿里玄铁、香山南湖等多款常用RISC-V Core,并同时支持Verilog及Chisel等多种设计语言,配合自研TGOriPartition软件工具,支持多核、大规模分割。支持MCU到AP多个处理器级别,流水线从2级到12级。方案支持基于RISC-V的SoC系统,常用外设齐全,可通过EDA工具选择不同的RISC-V Core和外设,自动生成可直接在原型平台运行的SoC系统,支持适配SoC系统的驱动软件及操作系统运行,极大提高开发效率。
从客户使用效果来看,方案可同时支持8路以上可编程独立时钟源,每一路都能支特全局时钟同步,传输距离为1.5米时,采用LVDS 传输性能可大于1.6Gbps,延迟小于900ps。采用自研的互联IP总线和电缆,超低延迟可同时运行512个RISC-V Core并保持系统统一同步运行,系统主频可达到8~10MHZ以上。
为了支持多个用户的同时使用的场景,方案中单个机箱可支持几十个虚拟用户和真实5用户同时使用,特别是真实5用户可动态独立使用分配到的FPGA逻辑资源,不与其他用户从逻辑、时钟、复位和外设等各种资源产生冲突。
审核编辑:汤梓红
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原文标题:汤谷智能发布国产化全栈RISC-V硬件仿真加速系统方案
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