3D IC半导体设计的可靠性挑战

来源：半导体芯科技编译

3D IC（三维集成电路）代表着异质先进封装技术向三维空间的扩展，在设计和可制造性方面面临着与二维先进封装类似的挑战以及更多的复杂性。虽然3D IC尚未普及，但芯片组标准化计划的出现和支持工具的开发正在使3D IC变得更加可行，并为更广泛的参与者带来更多利润，其中包括生产规模较小的大型和小型公司。

三维集成电路的实施允许公司将设计划分为功能子组件，并在最合适的工艺节点上集成由此产生的 IP。这有利于低延迟、高带宽的数据传输，降低制造成本，提高晶圆产量，降低功耗，并减少总体开支。这些吸引人的优势推动了先进异构封装和 3D IC技术的显著增长和进步。

在传统的集成电路 （IC） 设计和制造领域，依赖签核策略是司空见惯的。晶圆代工厂通常在特定于工艺的设计规则套件中提供设计规则、LVS 和可靠性平台。然而，这种传统方法不适用于 3D IC 先进的异构封装。与传统IC不同，3D IC由多层组成，混合了多种工艺，挑战了单层上所有内容都是共面的假设。3D IC 中组件的垂直堆叠带来了复杂性，使半导体和 IC 封装设计工程师难以评估具有不同工艺技术的组件之间的相互作用，并确定哪些相互作用应优先考虑。

为了确保可制造性和可靠性，我们不能依赖代工厂或外包半导体封装和测试 (OSAT) 供应商提供的通用设计套件。相反，我们需要从三维集成电路设计师的头脑中获取信息。我们需要规划工具来协助封装架构师做出平面规划决策，并将这些信息提供给半导体和集成电路封装设计工程师。这些信息应包括元件如何垂直堆叠，而不仅仅是元件的一维布局。我们还必须将特定元件的检查与单个层的定义分开，因为不同的工艺对类似的结构可能会有不同的层号。使用三维集成电路原型设计和规划工具可以尽早提取这些信息。

规划和平面布局工具在确保装配架构的正确对齐和可制造性方面发挥着至关重要的作用，在片上系统（SoC）领域，这项任务传统上由设计规则检查（DRC）来完成。然而，仅仅依靠 DRC 并不能保证预期的功能。幸运的是，布局与原理图（LVS）分析具有双重作用，不仅能确认可制造性，还能验证布局是否准确地表达了预期的电气结构和行为。与在执行前进行网表编制和仿真的传统方法不同，LVS 对所有芯片、层和器件进行详细分析，以验证它们与预期设计的一致性。这一过程需要一个源网表，通常称为 "黄金网表"，以便进行精确比较。

然而，3D IC给LVS分析带来了挑战，主要是因为中介层——通常是LVS无法处理的无源元件。与有源元件不同，无源元件缺乏电气特性，对电路功能没有贡献，这使得传统的 LVS 方法复杂化，该方法依赖于引脚的电气连接知识。此外，有意将电容器、电阻器和光子元件等无源器件集成到 3D IC 中增加了另一层复杂性，需要了解各种导线位置和材料信息。

引入 3D IC 集成所必需的新组件会给系统带来额外的寄生效应。这些寄生效应会影响各种行为方面，例如延迟、噪声、信号完整性和功耗，从而影响满足系统设计要求的能力。为了全面了解其影响，必须对与这些组件相关的寄生效应进行准确有效的建模。此外，垂直堆叠的 3D IC 组件（包括芯片和中介层）的更高密度和更近的距离进一步影响了它们的寄生效应。

提取方法和工具的选择取决于在性能和准确性之间找到适当的平衡。要实现更高的精度，需要采用更复杂的模型和先进的工具。基于规则的工具在提供高性能方面表现出色，而基于字段求解器的工具则优先考虑准确性。在处理硅通孔 （TSV） 寄生效应时，可以使用代工厂的测量和内部全波求解器开发精确的 TSV 模型。通过基于规则的工具，可以在互连寄生参数提取过程中实现这些模型的有效集成。然而，这些工具在TSV耦合方面遇到了挑战。虽然参数表可用于耦合电阻和电容，但它们有局限性。全波求解器具有出色的精度，但对于在实际设计中处理大量 TSV 来说太慢。因此，理想的解决方案是专门的场求解器，它既准确又快速，足以进行整个 TSV 集提取。

三维集成电路的实现有两种方法：硅连接或有机连接，每种方法都有自己的优势和挑战。硅三维集成电路结构是通过放置和布线工具创建的，适用于高密度设计，但仅限于处理正交形状。相反，有机三维集成电路结构使用的工具类似于传统的面向印刷电路板的工具。

所选技术对信号完整性分析所采用的方法和工具有很大影响。在硅设计中，来自布局布线工具的数据流通常采用 GDS 格式，缺乏传统信号完整性和电磁（EM）工具所需的细节。这一缺陷导致需要额外的手动提取步骤，从而延长了分析流程并限制了迭代次数。虽然数据表示给硅设计中的电磁提取带来了挑战，但用于寄生提取的专用工具可以帮助缓解这些问题。

相反，有机工具更符合面向印刷电路板的方法，在设计数据库中包含更多智能数据，包括网络名称和各种结构类型。这一特性缩短了寄生虫提取的设置时间，使提取过程不易出错。它将提取和分析进一步推向设计流程的上游，便于根据寄生影响及早识别芯片封装平面图中的必要变更。通过在正确的阶段利用适当的分析功能，设计人员可以在流程的早期阶段对精度和性能进行权衡，从而增强对整个设计的信心。这种积极主动的方法使设计人员能够提前利用三维集成电路设计的优势。

审核编辑 黄宇