高速脉冲发生器具有可编程电平

随着集成电路（IC）的加速，大多数脉冲和函数发生器的上升/下降时间（典型值为5ns）不足以测量20ns以下的时间间隔。您可以使用模拟开关或高级 CMOS 逻辑门来克服此限制，从而创建更快的数字边沿。这些开关的导通/关断时间产生非常快的上升/下降时间。单刀双掷 （SPDT） 开关可以产生高电平和低电平可编程的脉冲。

与大多数数字和许多模拟工艺的亚微米几何形状相关的小人国尺寸导致更快的电路操作。随着IC的加速，大多数脉冲和函数发生器的上升/下降时间（典型值为5ns）不足以测量低于20ns的时间间隔。您可以使用模拟比较器或高级CMOS逻辑门来克服这一限制，从而创建更快的数字边沿。它们的上升/下降时间足够快，但信号电平包括接地和V抄送只。

高速数字电路中使用的亚微米工艺也已应用于模拟开关，因此这些开关的导通/关断时间也会产生非常快的上升/下降时间。更重要的是，单刀双掷 （SPDT） 开关可以产生高电平和低电平可编程的脉冲。

模拟开关的一个阻碍其用作脉冲发生器的特性是固有的内置延迟（先开后合时间），可确保SPDT开关在转换期间不会将两个开关端子短接在一起。不幸的是，这种延迟和开关的有限导通时间也会延长上升和下降时间。可以通过在电路中添加动态上拉和下拉来避免这种影响（图1）。足够低的上拉/下拉阻抗可以显著改善相应的上升和下降时间。

图1.该脉冲发生器输出端的模拟开关提供的动态上拉和下拉功能可确保快速上升/下降时间。

输入时钟信号 （Φ1） 控制配置为上拉/下拉驱动器的单刀双掷模拟开关 （U1）。Φ1也通过高速CMOS逆变器（U3）发送，以产生延迟时钟信号（Φ2）。延迟时钟驱动配置为输出驱动器的SPDT模拟开关（U2）。

考虑 Φ1 低而 Φ2 高的稳态条件。U1的COM引脚和U2的COM引脚连接到V_LOW，Φ1的上升沿导致U1将输出信号拉高。由于串联电阻R1相对于MAX4644导通电阻较大（典型值为47Ω vs 2.5Ω），因此对输出电压的直接影响很小。然而，一旦Φ1通过逆变器串传播，Φ2的下降沿会导致U2从V跃迁在（低）到 V在（高）.低阻抗上拉（R1）的存在为信号转换提供了驱动力，紧随其后的是U2的闭合。

输入信号为 5V 逻辑信号，输出摆幅为 1V 至 2V（图 2）。您可以设置 V在（低）和 V在（高）到 U1 和 U2 供应范围内的任何水平。请注意，电路的静态电流基本上为零，仅在输出转换期间出现短暂的峰值。输出端的上升/下降时间约为4ns，输出阻抗为2.5Ω。

图2.图1的输入（下迹线）和输出（上迹线）说明了快速输出转换和可设置的输出电平。

审核编辑：郭婷