台积电3nm推出在即，EDA厂商陆续取得认证-电子发烧友网

电子发烧友网报道（文/周凯扬）台积电作为目前全球最大的晶圆厂，拥有庞大的客户基数，为了打造出了一个属于自己的设计生态系统，台积电也成立了一个“开放创新平台”，将广大EDA/IP、设计中心、云服务厂商纳入其中。而作为EDA厂商来说，除了要和IC设计公司打好关系以外，同样要与晶圆厂建立深入合作，这样才能拿到最新的工艺库、PDK。

截至2022年7月1日，台积电“开放创新平台”中的电子设计自动化（EDA）联盟已经有了16家EDA公司的加入，包括Ansys、Cadence、新思、西门子EDA和华大九天等厂商。然而，对于最新的工艺和堆叠封装技术来说，台积电对于EDA工具的认证却仅限于四大头部EDA厂商，今年10月底，这些厂商也纷纷发布了自己获得认证的消息。

EDA大厂陆续获得认证

今年10月25日，Cadence宣布自己的数字和定制/模拟设计流程获得了台积电N4P和N3E工艺的认证，支持最新的设计规则手册和在N3工艺用到的FINFLEX技术。Cadence设计流程也为N4P和N3E的PDK进行了加强，为工程师提供更简单的模拟设计迁移、优化的PPA和更快的上市时间。以数字设计全流程为例，Cadence为台积电的N4P和N3E工艺提供了从综合到签核ECO的原生混合高度单元行优化，实现了更好的PPA。

N3E工艺节点EDA工具认证情况 / 台积电

新思的数字和定制设计流程同样获得了台积电N4P和N3E的EDA工具认证，并声称其接口IP产品已经在N3E工艺节点上实现了多次成功流片。而且新思的AI设计工具，DSO.ai和Fusion Compiler，同样打造出了多个经验证的N3E测试案例，实现了更好的PPA和更快的设计周期。显而易见，作为一家逐渐将IP业务壮大起来的EDA公司，新思很好地将这两大业务打入了台积电的设计生态中。

西门子EDA的物理验证平台Calibre、模拟/混合信号电路验证平台Analog FastSPICE也都获得了台积电N4P和N3E工艺的认证。不过在N3E这个工艺节点上，西门子EDA目前针对高密度单元库的APR解决方案和EM/IR分析方案仍在认证过程中，不过从N4P这一节点的情况来看，获得认证也只是时间问题。

不只是最新工艺

获得了针对台积电N3E和N4P的认证后，自然是为两大工艺在移动设备、HPC、定制设计和模拟设计迁移上提供了完备的EDA方案，但同样不可忽视的还有堆叠封装技术以及特种工艺，比如3DFabric、不同节点的毫米波和sub-6G射频工艺等等。

要想实现2.5D/3D的芯片设计，尤其需要与EDA/IP厂商的深度联合，这样才能加快封装/芯片的联合设计，解决散热、串行/并行IO、ESD等设计痛点。所以台积电在今年的技术论坛上提出了3Dblox的概念，用于解决复杂系统前端设计中的分区问题，比如先分成bump、via、cap和die等模组，再根据所选的台积电3D封装方案（CoWoS、InFO、SoIC）开展模组化的设计流程。

从目前的认证情况上来看，Ansys、Cadence、西门子EDA和新思都已经获得了3Dblox这一设计方案的认证，然而在一些验证、分析环节，这几家获得的工具认证情况有些差异。比如虽然Cadence、西门子EDA和新思都已经获得了物理验证方案的认证，但在电气验证上只有Cadence和新思两家获得了完备的认证，而且新思在EM/IR分析上用到了Ansys的方案。

再者就是台积电16nm FFC工艺的毫米波射频认证，这一工艺代表了支持毫米波5G的RFIC和5G SoC的下一代方案。几家EDA厂商中，新思、Ansys和是德科技的毫米波射频设计流程获得了台积电的16FFC认证，Cadence的RFIC设计解决方案也获得了该认证。