如何用国产APR工具Aguda去做Verilog2Gds

用国产EDA工具做芯片是什么样的体验(route篇）

05 Route

接下来进入绕线部分，route的部分跟place和cts一样，也是分成布线和优化两部分，route常用到的操作有三部分:

绕线时需要用到一些特殊的绕线规则，我们举例说明：

实际调用这些特定的绕线规则时，把command中的set替换为assign即可。 在AG里的route部分，route和opt被整合成了一个超级命令route_optimize 一如USB接口的发展史一样，从早先的Type A/B傻大粗笨易插错。到现在Typc-c一统天下，连喜欢自己搞一套的Apple都慢慢转向Type-c。 EDA的各个工具厂商也是一样，都喜欢使用超级命令来控制各个步骤的运行，原因主要是精简流程和减少人为干涉造成的问题。带来的问题就是一出错Debug原因就变得比较复杂（当然对于购买的正版的公司可以祭出召唤AE的终极大招）。 理论上route_optimize完的数据基本接近signoff，加上filler，分析完时序、设计规则等等signoff标准后，直接输出各类交付数据。 上面大致就是拿国产APR工具Aguda去做Verilog2Gds的过程。

一点感想

在这次完整走完国产工具的APR flow后，有了真实体验才有发言权，来讲一讲对于EDA甚至半导体行业的看法。从ZTE被制裁开始，到华为等一众上了“实体名单”后，媒体们开始狂轰滥炸，半导体相关的标签映入各位看客的眼帘。

“新冠”疫情后的消费电子品需求暴增更是直接引起了“缺芯”狂潮，甚至隔壁热心大妈第一次搞清楚我是造芯片的而不是干挨踢的（IT），然后一个劲问我“缺锌”补哈尔滨制药的蓝瓶管不管用。环境造就了这么一锅热汤，真正身处其中的“IC牛蛙”们才真的冷暖自知。媒体们天天喊“卡脖子”，严重了讲几乎是“卡身子”，卡得巧手硅农难为无米之炊；BAT玩剩下的人均百万，跑到IC圈来还未绽放已然萎缩，然后留下996和007的“福报”。 我不喜欢喋喋不休地讨论分析说我们没有这个那个，所以做不了一二三四然后挨了揍；我喜欢说手头有点啥先做点啥，别把“弯道超车”这种交通法明确规定违法的行为，当成了蛇精的如意反复念叨“快快显灵”。

没有的东西我们一时半会儿也不会马上有，有的东西可以大胆尝试用起来，尤其像APR这种可以通过时序分析、形式验证、后端仿真、物理验证等工具进一步验证其结果的正确性的工具。可以用大的格局说我们要做完整的数字电路设计的全流程工具，但突破点可以是APR、可以是ECO甚至更细节的某个步骤中的点工具，知微见著，不积“硅”步无以至千里，半导体发展的铁律早就写死在古书里了。

所以，如果上天给我再来一次的机会的话，我会对Aguda说三个字：“再试试 !”

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原文标题：用国产EDA工具做芯片是什么样的体验

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审核编辑:汤梓红