锁相环的基本构成及在SDH设备中的应用

SDH（同步数字系列）是光同步数字传输技术，它以独特的帧结构把数字流包封成STM（同步传输模式）信号进行传输，根据不同的需求，传输速率有不同的等级（STM-N，N=1／4／16／64，分别为155 Mbit／s、622 Mbit／s、2.5 Gbit／s和2.5 Gbit／s）。许多不同格式的业务都可以通过包封成STM的帧结构在SDH网络中传输，比如PDH、IP和ATM等，现阶段在数据传输领域SDH技术被广泛地应用。

SDH网络作为数字网，传输的数据都是数字流，这种特性要求网络必须是同步的，即网络中的所有交换节点的时钟频率和相位都被控制在预先确定的容差范围内，以便使网内各交换节点的全部数字流实现正确有效的交换，否则会在数字交换机的缓存器中产生信息比特的溢出和取空，导致数字流的滑动损伤，造成数据出错。

在同步技术中，锁相环的应用十分广泛，尤其是在数字通信领域，锁相环更是发挥了极大的作用。本文从分析锁相环的特性开始，详细介绍了锁相环在SDH同步网络中的应用。

1 锁相环的特性

1.1 锁相环的基本构成

锁相环是一个相位的负反馈控制系统，它通常由PD（鉴相器）、LF（环路滤波器）和VCO（压控振荡器）3个基本部件组成。PD是一个相位比较器，比较2个输入信号的相位，产生误差相位，并转换为误差电压Vd（f）；LF是一个低通滤波器，用来滤除Vd（t）中的高频成分，起滤波平滑作用，以保证环路稳定和改善环路跟踪性能，最终输出控制电压Vc（t）；VCO是一个电压／频率变换装置，产生本地振荡频率，其振荡频率受Vc（t）控制，产生频率偏移，从而跟踪输入信号的频率。

整个锁相环路根据输入信号与本地振荡信号之间的相位误差对本地振荡信号的相位进行连续不断的反馈调节，从而达到使本地振荡信号相位跟踪输入信号相位的目的。

1.2 锁相环的数学模型

以正弦信号为例分析锁相环的工作原理。设输入信号为：

由式（7）可以看出，此时输出信号的频率与输入信号频率相同，表明环路已经锁定。

综上，锁相环具有良好的跟踪特性，如果环路参数选择合适；输出频率能够很容易跟踪输入频率，从而环路达到锁定。

2 SDH网络的同步方式

SDH网络普遍采用分级主从同步方式，时钟的级别被ITU-T划分为以下4类：

a） 基准主时钟：G．811规范为PRC，Primary Ref-erence Source；

b） 转结局从时钟：G．812规范为SSU-A，Primary-Synchronization Supply Unit；

c） 端局从时钟：C．812规范为SSU-B，Second Lev-el-SSU；

d） SDH设备时钟：c．813规范为SEC，SDH EquIPMent Clock。

时钟结构通常采用树型，每一级时钟都与其上一级时钟同步；其中PRC（主基准时钟）处于树型结构的最顶端，是网络中最高一级的时钟，具有极高的精度和稳定度。同步网将PRC信号送到网内各级交换节点，然后通过锁相环使本地时钟锁定到收到的PRC上，从而网内各交换节点时钟都与PRC同步。同时，为了保持网络的稳定，都会对PRC采用多重备份，以防止PRC出问题而导致全网故障。

SDH网络又把全网划分为几个同步区，每个同步区有其LPR（区域基准时钟），符合G．811标准；LPR可接收全网的PRC，从而达到同步，每个LPR尽管有差异，但差异极小，所以区域之间接近同步，称为伪同步方式。在区域内部就是各个转结局了，局内有BITS（大楼综合定时系统），它既呵产生符合G．812标准的时钟，又可接收外部更高级别的时钟，从而跟踪至全网PRC，同时也可以利用SDH的STM-N信号传送时钟信号；再往下一级，其局内的SDH设备网元直接从BITS获取定时，从而网络中的各个网元最终都达到同步。

3 SDH设备的时钟功能结构

其中：T1为STM-N输入接口；T2为PDH输入接口；T3为外定时输入接口。设备町从T1、T2和T3获得外部定时信号的输入。各个选择器具有对输人的时钟信号进行选择最优的功能，根据预制条件选择出最优的时钟信号；同时设备内置SETC（同步设备定时发生器），即SEC（SDH设备时钟），可以自己产生时钟信号，它是一个数字锁相环，可对选择器B输出的高级别时钟进行同步，从而输出稳定的时钟T0，T0为满足G．812要求，为SDH设备内各部分提供系统时钟信号，从而实现网同步；同时，设备还具有向其他SDH设备提供定时信号功能，这部分功能由选择器C来实现，选择器C从T0和选择器A中选择最优时钟，经过锁相环处理，最后输出满足G．813要求的定时信号T4。

4 锁相环在SDH设备中的应用

由上述分析可知，设备中有两处用到了锁相环，一处是系统同步时钟锁相环，另一处是导出时钟锁相环。

上半部分的锁相环为SETG，足一个数字锁相环，其中数字LF由CPU软件实现，PD由FPGA实现；PD对由选择器B选择出来的定时基准信号和VCO分频产生的信号进行数字鉴相，经过CPU滤波处理和D／A转换产生一个控制电压，从而对VCO进行频率控制，由此构成一个反馈回路，当定时基准的频率以及抖动漂移性能在一定范围之内时，最终本地VCO能同步到定时基准。框图的下半部分为输出时钟的锁相环，是一个模拟锁相环，不涉及软件的控制，其原理和数字锁相环相同，最终也输出锁定于输入的稳定的时钟信号，为其他SDH设备的时钟输入。

5 锁相环特性分析

这种应用的最大特点在于锁相环SETG由CPU软件控制。与模拟环相比，数字环具有参数调节方便，快速锁定，性能稳定等特点。更重要的是，此方案使得SDH设备网元工作的范围更宽更灵活，当同步网中的基准时钟工作正常时，SETG通过锁相环同步于基准时钟，使设备处于网同步状态；当设备中的基准时钟失效，或者时钟传送链路失效时，SETG通过软件保存失效之前的频率信息作为其输入基准而工作，仍然在相当长的时间内保持网络同步，以换回解决故障的时间，此时通过T4锁相环仍然向下一级网元提供时钟信号。即使是最糟糕的情况下，输入基准时钟也丢失了，但是锁相环还有自己的VCO可以工作在自由振荡模式，但是这种模式已经很不稳定了。

6 结束语

在实际应用中，这种同步应用方案是很具有参考价值的，它不仅可以用于SDH网络的同步，对于其他数字网络，针对其网络特点，也可以移植过去使用。

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