IBM 2nm芯片采用的GAA技术能否替代FinFET而延续摩尔定律的神话？

IBM最近宣布，位于纽约Albany的IBM Research实验室采用纳米片（nanosheet）技术研制出2nm芯片，据称在150mm²的平面上（约指甲盖大小）嵌入了 500 亿个晶体管，平均每平方毫米3.3 亿个。而台积电和三星的7纳米芯片容纳的晶体管数量大约在每平方毫米9，000万个;三星的5LPE为1.3亿个;台积电的5纳米芯片则是1.7亿个。

IBM 2nm芯片的性能/功耗提升靠什么技术？

据IBM Research负责人Darío Gil称，采用2纳米工艺制造的处理器相比现在许多笔记本电脑及手机使用的主流7纳米处理器速度提升45%，能效提高75%。也就是说，其2纳米架构可以在与现有7纳米相同的性能下，仅耗用25%的电力。以最新的智能手机为例，可能四天才需要充一次电。而在笔记本电脑、自动驾驶等对能耗不敏感的使用场景下，则能带来更高的算力。

这种2nm芯片还可用于数据中心、太空探索、人工智能、5G、6G 乃至于量子计算。但要真正投片量产还要等待几年时间，估计至少要到2024年。大约4年前，IBM宣布与合作伙伴格芯和三星共同开发出采用纳米片晶体管结构的5纳米芯片。

据称在指甲盖大小的面积上集成了30亿个晶体管，而其前一代7纳米测试芯片（于2015年发布）的容量为20亿个晶体管。然而，今年下半年才能看到IBM的7纳米芯片投入商用。

虽然IBM不再自己生产芯片（将其晶圆厂卖给了格芯），但位于纽约Albany的IBM Research实验室仍继续研发最前沿的半导体制造技术，7nm、5nm和2nm芯片都是业界率先研制成功的，而且都是采用这种业界通常称为栅极全环绕型（GAA，Gate-All-Around）的纳米片（nanosheet）技术。

从Planar到FinFET，再到GAA

可以容纳数十亿个晶体管的先进微处理器无疑是世界上最复杂的系统之一，但其本质上却是一个非常简单的单元：晶体管。无论晶体管数量多大，它们几乎都是相同的，功能上就是一个简单的开关。因此，提高性能并增加这些晶体管的密度是使微处理器及其驱动的计算机高效工作的最直接方法。这就是多年来摩尔定律正常运作的前提，但现在几乎要走到尽头了。

开发更小且更好的晶体管在技术上越来越困难，而且制造成本越来越高。目前，全世界只有英特尔、三星和台积电（TSMC）三家公司能够生产7nm及以下工艺的芯片。虽然台积电和三星仍在不断往5nm、3nm甚至2nm工艺进军。

但它们已经不是传统意义上晶体管线宽的准确物理概念了，只是厂商在最先进工艺竞赛中使用的营销代号而已。尽管如此，它们仍然可以反映出集成电路中晶体管的结构特征和小型化程度。

自1959年问世以来，金属氧化物半导体场效应晶体管（MOSFET）一直采用相同的基本结构：栅极叠层、沟道区、源极和漏极。而且MOSFET的源极和漏极基本放置于硅平面上，栅极叠层位于沟道区的正上方，这就是沿用多年的平面型FET（Planar FET）。然而，这种结构的一个缺点是电荷有可能通过沟道区域泄漏，导致晶体管永远不会完全截止，从而浪费功率并产生热量。

为了阻止不必要的电荷流，必须将沟道区域做得更薄，以限制电荷流动的路径，而且栅极需要在更多侧面包围沟道。为解决这一问题，加州大学伯克利分校的胡正明教授于2000年提出了鳍式场效晶体管（FinFET）方案。

在这种设计中，沟道区域在其侧面向上倾斜，从而在源极和漏极之间形成一个细长的硅鳍，为电流提供了更宽的路径。然后将栅极和电介质覆盖在鳍片的三个侧面，将硅鳍包围起来。2011年，英特尔开始利用FinFET结构生产22纳米的芯片。这一创新的晶体管结构把摩尔定律的有效期延长了数十年，如今22纳米以下的工艺都是采用FinFET结构。

从Planar FET到FinFET再到叠层纳米片FET的演进（来源：IEEE SPECTRUM）

FinFET无疑取得了巨大的成功，自2011年以来它一直是摩尔定律最后阶段中先进数字逻辑芯片的主动力。英特尔、三星和台积电等公司都在继续使用FinFET研发7nm和5nm的芯片。但是，到了3nm节点，FinFET有点力不从心了。

FinFET虽然解决了平面型FET的电荷泄漏问题，但它也引入了新的设计限制。要知道，为达到最佳效果，我们必须在晶体管的速度、功耗、制造复杂性和成本之间做出取舍。这种折衷与沟道宽度（Weff ）有很大关系，更大的宽度意味着可以驱动更多的电流并更快地开关晶体管。但这需要更复杂、成本更高的制造工艺。

对于平面型FET结构，可以简单地通过调整沟道的几何形状来实现折衷。但是FinFET的鳍片却没有这样的灵活性，因为连接晶体管以形成电路的金属互连位于晶体管自身上方的层中。因此，在不干扰互连层的前提下，晶体管鳍片的高度（相当于平面型FET的宽度）实际上不能有很大的变化。如今，芯片设计人员通过设计具有多个鳍的晶体管来解决这个问题。

FinFET的另一个缺点是，其栅极仅在三个侧面围绕矩形硅鳍，而底侧仍与硅主体相连。当晶体管关闭时，仍有一些泄漏电流流过。业界研究人员认为，要获得对沟道区域的完全控制，栅极需要将其四面完全包围。

从1990年开始，研究人员就着手将此想法付诸实际，并研制出首个完全围绕沟道区域的栅极硅器件。从那以后，更多的研究人员投入研发所谓的栅极全环绕型（GAA）器件。到2003年，一直寻求最小化电流泄漏的研究人员将沟道区域变成了一条狭窄的纳米线（nanowire），该纳米线连接源极和漏极，其四周都被栅极包围了。

那么，是否可以基于全包围的纳米线设计新的晶体管呢？这时沟道宽度又成了拦路虎。虽然较细的导线几乎完全阻止了电子的逃逸，在晶体管处于关闭状态时确实达到了真正的关闭。但是，当晶体管导通时，它也阻碍了电子的流动，从而限制了电流并减慢了开关速度。

如果将纳米线彼此堆叠起来，就可以获得更大的Weff，从而获得更多电流。2004年三星研发出了这种配置的结构，称为多桥沟道FET。但是它有一些局限性，例如FinFET的鳍堆叠不能太高，否则会干扰互连层。另外，每增加一条纳米线就会增加晶体管的电容，从而减慢晶体管的开关速度。最后，由于制造非常窄的纳米线特别复杂，其边缘常常变得非常粗糙，这种表面粗糙度又会阻碍电荷载流子的速度。

2006年，法国CEA-Leti的研发人员想出了一个更好的主意。他们没有使用一堆纳米线来桥接源极和漏极，而是采用了一堆硅薄片。这个想法是在较小的晶体管中增加沟道的宽度，同时保持对泄漏电流的严格控制，从而提供性能更好的低功耗器件。IBM Research在此基础上更进一步，证明由堆叠纳米片（stacked nanosheets）构成的晶体管在同样的面积上可以提供比FinFET更宽的Weff。

此外，纳米片的设计又提供了一个额外的好处：它恢复了从Planar FET向FinFET过渡时丧失的灵活性。既可以让纳米片变宽以增加电流，也可以使其变窄以限制功耗。IBM Research将它们堆叠成三层，大小从8-50 nm不等，并于2017年宣布开发出基于这种纳米片结构的5nm芯片。

GAA能否取代FinFET的主导地位？

在这种新型晶体管结构的开发过程中，有各种各样的名称出现，比如栅极全环绕型（GAA）、多桥沟道、纳米束，以及半导体学术研究界通常叫的“纳米片”。叫什么名字不重要，重要的是这种设计不仅仅是逻辑芯片的下一个晶体管结构，它可能是摩尔定律终结前的最后一个。

那么，如何制造纳米片呢？制造纳米片需要补偿层、选择性化学蚀刻剂，以及先进的原子精确沉积技术。

纳米片设计结构插图：Emily Cooper

基于纳米片结构的晶体管又如何构建呢？考虑到大多数半导体制造工艺从硅的顶部垂直向下切割或从裸露的表面垂直向上填充，这似乎是一项艰巨的任务。纳米片需要去除其他材料层之间的材料，并用金属和电介质填充间隙。

其中的关键是构建所谓的超晶格--一种由两种材料组成的周期性分层晶体。它可以是硅和硅锗，研究人员已经制作出了19层的超晶格，但是所涉及的机械应力以及电容让我们认识到不应该使用这么多的层。在生长了适当数量的层之后，我们使用一种选择性腐蚀硅锗但对硅无作用的化学物质，仅留下硅纳米片作为源极和漏极之间的悬浮桥。

构建好硅纳米片的沟道区域后，就需要填充间隙，首先用电介质，然后用金属环绕沟道，以形成栅极叠层。这两个步骤都是通过称为“原子层沉积”的工艺完成的，这种工艺仅在十年前才引入半导体制造领域。

纳米片设计的惊人之处是，它可能延续摩尔定律的有效寿命，甚至超过沟道中硅的使用时间，但是首先要解决散热问题。每代工艺节点的晶体管密度仍在不断增加，但芯片可以合理散热的功率密度近十年来一直保持在每平方厘米100瓦左右。

芯片制造商已竭尽全力避免超过这一上线。为了降低热量，时钟速率不得超过4 GHz，于是处理器厂商转向多核设计，期望几个较慢的处理器内核可以完成与单个快速处理器内核相同的工作，同时产生的热量更少。然而，如果想再次提高时钟速度，我们就需要比硅本身的能效更高的晶体管。

一种潜在的解决方案是将新材料引入沟道区域，例如锗或由元素周期表的第III列和第V列的元素组成的半导体，例如砷化镓。电子在其中一些半导体中的移动速度可以快10倍以上，从而使得由这些材料制成的晶体管的开关速度更快。更重要的是，由于电子运动更快，器件可以在较低的电压下工作，从而提高了能效，并减少了热量的产生。

受早期关于纳米线晶体管和超晶格结构研究的启发，普渡大学的Peide Ye教授使用砷化铟镓（III-V半导体）研制出一种三纳米片器件，其结果好于预期。这种纳米片晶体管对于每微米的沟道宽度允许9，000微安的电流。这是当今最好的平面型InGaAs MOSFET的三倍左右。如果制造工艺得到进一步改善，这种器件的性能仍然可以提高。通过堆叠更多的纳米片，我们有可能将性能提高10倍以上。因此，这一设计思路对未来的高速和节能型集成电路的发展有着重要的指导意义。

当然，InGaAs并不是未来纳米片晶体管的唯一选择。研究人员还在探索其他具有高迁移率载流子的半导体，包括锗、砷化铟和锑化镓。例如，新加坡国立大学的研究人员最近使用由砷化铟制成的N型晶体管和由锑化镓制成的P型晶体管的组合，构建了完整的CMOS IC。然而，一种可能更简单的解决方案是使用掺杂的锗，因为电子和正电荷载流子（空穴）通过锗的速度都非常快。

总而言之，无论采用什么化合物材料，堆叠纳米片似乎是构造未来晶体管的最佳方法。芯片制造商已经对该技术有足够的信心，相信在不久的将来会将其纳入设计规划路线图。随着高迁移率半导体材料的集成，纳米片晶体管将渗透到我们的未来生活，这是任何人现在就可以预见到的。

GAA之争已经开始

TSMC计划在2022年第三季度为苹果公司提供基于3nm FinFET的芯片，而三星计划在2022年第四季度开始量产其第一代基于3nm GAA晶体管的芯片。在台积电的规划路线图上，这家全球最大的晶圆代工厂商计划将FinFET扩展到3nm，然后在2023/2024年转移到2nm GAA。相比之下，三星则直接从5nm FinFET转移到3nm GAA。

英特尔还在开发可能用于其5nm节点的纳米片FET，但目前尚不清楚英特尔的5nm芯片何时发布，但短期内难以缩小与台积电和三星的工艺差距。至少在未来三年内，三星和台积电的总支出将超过500亿美元，对于任何一家公司来说，要在最先进的逻辑处理技术上赶上这两家公司都是极其困难的。

但是，美国的英特尔在其新任CEO的领导下，赶上甚至超越还是有可能的。也许，新型的GAA（或者纳米片）晶体管是拯救英特尔和摩尔定律的最后一根稻草。

编辑：jq