0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

赛灵思提供了一种软件定义、硬件加速平台的方法

YCqV_FPGA_EETre 来源:FPGA开发圈 作者:FPGA开发圈 2021-03-11 13:43 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

当一项创新颠覆了市场时,它便会得到市场的认可

网卡( NIC )自 20 世纪 80 年代便已出现,到本世纪初,许多公司开始投身该领域进行创新。他们最初的重点是高性能计算( HPC )。尽管业务都在以太网上运行,但是,最强大的 HPC 集群是使用 Myrinet 或 Infiniband 创建的。这些网络的网卡被设计为可以绕过操作系统( OS )内核,直接与 HPC 应用通信,从而显著提升性能。为了实现这一点,这些网卡在网络边缘应用了广泛的计算资源,使其能够从主机 CPU 上卸载常见通信任务。

这些HPC 网卡为后来的以太网网卡奠定了基础,后者内置内核旁路,适用于全球所有股票市场的电子交易。随着时间推移,这些平台进一步演进为 SmartNIC (智能网卡)或数据处理单元( DPU )。伴随超大规模用户( Hyperscaler )和云服务提供商( CSP )的出现,赛灵思发现了阻碍 SmartNIC 普及的三大因素:

1.可编程

2.可组合性

3.可移植性

赛灵思提供了一种软件定义、硬件加速平台的方法,可以高效解决这三大问题。

可编程性.

过去十年里,人们做了各种尝试来为 SmartNIC 提供一个完全可编程的接口,但没有一种取得绝对成功。同时,该行业缺乏标准化语言和业经验证的软件开发及部署环境。几年前,赛灵思成为 P4 语言联盟的活跃成员,作为工业贡献者,开发了一种跨多类硬件管理网络数据包的语言。P4 语言迅速发展起来,如今大部分 SmartNIC 和 DPU 都将其用作默认编程语言。赛灵思全新 SN1000 SmartNIC 系列中所有独特的逻辑块都是用 P4 编写的。

可组合性

(滑动查看完整内容)

超大规模用户和 CSP 的第二个要求是可组合性。这是一种将新功能块动态插入到收发包处理流水线中的功能。这两条直接管理网络数据包的流水线构成了 SmartNIC 的数据平面。网卡上的第二个平面称为控制平面,作用是管理数据平面内的可编程块。如上所示,赛灵思充分利用了我们在可编程逻辑方面的领先优势,设计出一款完全可组合的网卡架构。

构成数据平面的收发流水线都有数个可编程入口点,客户可以在这些入口点上使用我们的 Vitis 软件开发平台连接其使用 P4、C/C++、HDL 或 HLS 编写的代码块。然后,Vitis 会将此代码编译成逻辑,帮助工程师在适当的数据包处理流水线中插入他们认为合适的模块。这可以让数据包以极快的速度通过数据平面,从而使赛灵思能够支持线速包处理。

其他未在其数据平面中使用可编程逻辑的供应商,必须在其 DPU 上部署大量典型的 CPU 核(通常为 Arm)来处理这些网络数据包。随着数据包速率攀升至每秒数亿个数据包,这种方法(使用 DPU 上的 CPU 核来处理数据平面上的数据包)将受到影响。我们的软件定义、硬件加速的方法将令赛灵思的 SN1000 系列明显优于竞争对手。

大型数据中心客户(如超大规模用户和 CSP)通常会要求供应商展示其产品路线图。该路线图将向客户展示供应商对其架构的承诺,以及在未来几代中推进该架构的计划。通常需要每一代都是新款芯片,在先前芯片的基础上有所改进。

可移植性

多年前,Solarflare 开始开发一种用 P4 编写的完全可移植的 SoftNIC 架构,本次成果最终被赛灵思收购。SoftNIC 是一种将所有核心 NIC 功能全部表示为代码的网卡,使得 NIC 可以在 FPGA硬件平台之间轻松移植。SoftNIC 利用直接存储器访问( DMA )引擎等标准硬件块与主机 CPU 进行通信,利用可以具有特定的芯片几何结构且通常使用了加密块的介质访问控制( MAC )块进行以太网通信。最终结果是,SoftNIC 的漏洞和新增功能无需创建新的芯片,客户只需安装软件更新即可。

构成 SN1000 可移植网卡架构的各种重要组件是 DMA 引擎、加密、MAC 块、虚拟化网卡 ( VNIC )和匹配操作引擎( MAE )的接口。VNIC 不仅是传统 OS 设备驱动程序查看网卡的方式,还可以处理校验和卸载及数据包控制。收发流水线中的 MAE 是处理虚拟网络请求的地方。在这里,Open vSwitch ( OvS )函数可用于管理主机上运行的虚拟机和容器的流量。MAE 可以显著减轻主机 CPU 处理 OS 或程序管理器网络调用的负担,有时会为 CSP 工作负载返回多达 30% 的主机 CPU 周期。MAE 的设计旨在轻松与 tc-flower 和 DPDK 通用流 API (rte_flow)进行连接,以便处理这些函数。插件入口点、VNIC、MAE 和 NET 引擎均是用软件编写并编译到逻辑门中。这就是赛灵思所谓的软件定义和硬件加速。

随着 SN1000 SmartNIC 的发布,赛灵思将提供几个可选的插件模块,在接下来的几个月还将提供更多模块。借助 SN1000,赛灵思展示了首个完全可组合且可移植的 SmartNIC,这是我们身处业届竞争最激烈的领域之一而带来的一项重大创新。

责任编辑:lq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • cpu
    cpu
    +关注

    关注

    68

    文章

    11226

    浏览量

    223176
  • 数据中心
    +关注

    关注

    16

    文章

    5546

    浏览量

    74712
  • 编程语言
    +关注

    关注

    10

    文章

    1960

    浏览量

    39072

原文标题:解决三大痛点,加速SmartNIC普及

文章出处:【微信号:FPGA-EETrend,微信公众号:FPGA开发圈】欢迎添加关注!文章转载请注明出处。

收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    工程师必入!288 元解锁开发板

    做项目、练技术、备赛事却找不到高性价比开发板?合众恒跃重磅福利——ZYNQ系列开发板限时特惠,HZ-XC-7Z010-SP_EVM宠粉价仅需288元!
    的头像 发表于 12-17 17:48 360次阅读
    工程师必入!288 元解锁<b class='flag-5'>赛</b><b class='flag-5'>灵</b><b class='flag-5'>思</b>开发板

    FPGA RISC-V自定义指令的使用方法

    功耗设备到高性能计算。易提供完整的RISC-V 解决方案,致力于让开发者和硬件设计人员可以根据需要自定义和扩展指令集,且无需担心专有技术
    的头像 发表于 11-24 11:36 3914次阅读
    易<b class='flag-5'>灵</b><b class='flag-5'>思</b>FPGA RISC-V自<b class='flag-5'>定义</b>指令的使用<b class='flag-5'>方法</b>

    复杂的软件算法硬件IP核的实现

    源代码编译为 HDL 的过程共分为两步: (1)C to HASM (2)HASM to HDL 第步 C to HASM 是将 C 语言描述的算法编译为一种中间的、与实际硬件
    发表于 10-30 07:02

    常用硬件加速方法

    之前总结了些常用硬件加速方法 1)面积换速度:也就是串转并运算,可以多个模块同时计算; 2)时间换空间:时序收敛下通过频率提高性能,虽然面积可能稍微加大点; 3)流水线操作:流水线以面积换性能,以
    发表于 10-29 06:20

    硬件协同技术分享 - 任务划分 + 自定义指令集

    开发技术。分文将分享介绍硬件加速器与软件结合的协同开发方式 软硬件任务划分 我们的硬件设计涉及到MFCC模块。直接交由CPU的次指令
    发表于 10-28 08:03

    硬件加速模块的时钟设计

    硬件加速模块需要四个时钟,分别为clk_l , clk_r , clk_c , clk_n 。 clk_l : 整个硬件加速模块为了最大化的节约时间成本而采用了类似处理器的流水线设计,具体上将每
    发表于 10-23 07:28

    如何验证硬件加速是否真正提升了通信协议的安全性?

    是具体验证方法与框架,覆盖从底层硬件到上层协议的全链路验证: 、基础验证:硬件加速模块的安全功能正确性 硬件加速(如加密 / 解密、哈希计
    的头像 发表于 08-27 10:16 855次阅读
    如何验证<b class='flag-5'>硬件加速</b>是否真正提升了通信协议的安全性?

    有哪些方法可以确保硬件加速与通信协议的兼容性?

    安全风险。以下是具体可落地的方法,按实施阶段和优先级排序: 硬件选型阶段:优先选择 “协议原生支持” 的硬件方案 硬件加速的兼容性根基在
    的头像 发表于 08-27 10:07 703次阅读

    如何利用硬件加速提升通信协议的安全性?

    特性增强安全性(而非仅依赖软件防护)。其本质是 “将安全计算从通用 CPU 卸载到专用硬件”,既解决软件处理安全操作的性能瓶颈,又规避软件层可能存在的漏洞(如内存泄露、侧信道攻击风险)
    的头像 发表于 08-27 09:59 694次阅读
    如何利用<b class='flag-5'>硬件加速</b>提升通信协议的安全性?

    与南京大学集成电路学院暑期课程圆满结课

    近日,由国产FPGA领军企业易与南京大学集成电路学院联合举办的“深度学习与硬件加速”暑期课程圆满结课。本次课程为期5天(7月7日至7月11日),面向大三本科生,旨在通过理论与实践结合的方式,帮助学生掌握FPGA
    的头像 发表于 07-17 11:33 2614次阅读

    大模型推理显存和计算量估计方法研究

    GPU、FPGA等硬件加速。通过分析硬件加速器的性能参数,可以估算模型在硬件加速下的计算量。 四、实验与分析 为了验证上述估计方法的有效性,我们选取了几个具有代表性的深度学习模型,在多
    发表于 07-03 19:43

    新材料取得一种PCB板封装胶及其制备方法的专利

    新材料取得一种PCB板封装胶及其制备方法的专利汉新材料(深圳市汉新材料科技有限公司)于2023年取得了
    的头像 发表于 06-27 14:30 486次阅读
    汉<b class='flag-5'>思</b>新材料取得<b class='flag-5'>一种</b>PCB板封装胶及其制备<b class='flag-5'>方法</b>的专利

    推动硬件辅助验证平台增长的关键因素

    硬件加速和基于FPGA的原型设计诞生于1980年代中期,开发者将当时初露头角的现场可编程门阵列(FPGA)率先应用于硅前设计的原型验证,由此催生了一种全新的验证工具,打破了软件仿真的主导局面。
    的头像 发表于 06-11 14:42 841次阅读
    推动<b class='flag-5'>硬件</b>辅助验证<b class='flag-5'>平台</b>增长的关键因素

    本田携手亚马逊云科技,加速软件定义汽车转型

    近日,亚马逊云科技宣布项重要合作,本田汽车公司选择其作为战略合作伙伴,共同推动本田实现从硬件驱动向软件定义汽车(SDV)的转型。这
    的头像 发表于 01-16 13:49 853次阅读

    低温失效的原因,有没有别的方法或者些见解?

    低温失效的原因,有没有别的方法或者些见解。就是芯片工作温度在100°--40°区间,然后呢我们到了0°以下就不工作了,然后在低温的情
    发表于 12-30 16:28