Verilog代码编辑仿真验证平台分享

一、官方模板演示

1、首先打开

“https://hdlbits.01xz.net/wiki/Main_Page”，

打开后的界面如下图所示，全英文显示。如果感觉自己的英文水平欠佳，可以使用谷歌浏览器打开该网页，并选择在线翻译功能，翻译的正确率还是很高的。

2、点击Simulation下的 ”Run a Simulation(lcarus Verilog)“。

3、打开后的界面如下图所示，代码编辑框中给出了一个简单的例子。

4、点击下面的“Submit(new window)“在新界面中进行仿真。

5、在新打开的界面中我们可以看到编译的信息和仿真波形图。

二、实例演示

虽然看完了官方的模板演示，但我们要想立刻仿真验证自己设计的代码并不是那么容易，需要进行一番摸索。下面就是大家进行一个呼吸灯的设计实例演示。

1、学习过FPGA的朋友都知道要想对FPGA逻辑进行仿真一定要具备两个文件，一个是RTL代码文件，用来综合生成硬件电路的部分；第二个就是Testbench文件，用来验证RTL代码功能的仿真文件，这两者缺一不可。

2、根据观察发现官方模板中的代码编辑部分有两个module，大家也都知道一个.v 文件中只能有一个模块，也就是只能有一个module，而这里面有两个，那肯定就不对了。再仔细观察会发现代码编辑区域中的上半部分就是Testbench，而下半部分则是RTL代码，再结合仿真出的波形来更看验证了这个想法。原来 RTL 代码和Testbench都写在了一个编辑框里。

3、但是我们在提供的模板中发现一些我们平时几乎没有见过的新语法，如第4行的”initial `probe_start“、第6行的”`probe(clk)“、第26行的”`probe(in)“，通过模板的注释和多次实验发现这是官方定义的一个”宏“，也就是通过这个”宏“调用“probe”探针的功能，我们不用管这个”宏“是如何定义的，我们只需要会调用就可以了。

4、将上面编写好的Testbench代码和RTL代码放到一个文件中（Testbench在上面，RTL代码在下面，仅在该平台仿真时可以将两种文件放在一起，在其他平台仿真时要独立放到两个.v文件中），然后复制粘贴到代码编辑框中，点击“Submit(new window)“执行仿真。

5、也可以将写好的Testbench代码和RTL代码放到同一个.v文件中，然后点击下面的代码编辑框下面的“Upload a source file...”，在展开的界面中选择添加.v文件后，再点击”Upload and simulate”启动仿真。

6、仿真波形如下所示，因为界面空间有限，拖动波形显示框下面的滚动条，可以看到后面的波形显示。

7、在波形显示框中右击鼠标可以选择保存为PNG格式或SVG格式，将完整的波形信息保存下来。

8、保存为SVG格式后的完整波形图如下所示。

9、如果我们在第58行处代码设置一个错误后，再点击执行仿真，此时在仿真窗口中不会显示波形，而是提示错误的内容，将错误修改后再执行仿真即可。

10、该网页还有其他更多有趣的功能，如组合逻辑代码编写训练、时序逻辑代码编写训练、单片机嵌入式仿真等等，有兴趣的朋友可以自己探索，这里不再一一演示。
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