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方法论体现IC，封装和PCB

IC，其封装和目标系统板的设计传统上是由通用规范驱动的独立开发流程。系统设计人员通常将所有设计问题的最终分辨率降级到设计周期的后端集成阶段。但是今天不断缩小的芯片，朝着更小，更低成本和更强大的电路板和系统的驱动，以及快速将设计推向市场的无情压力需要一种新的协同设计方法。

设计目前，在不同的设计环境中使用高度分散的一组设计流程来执行系统互连分析。这主要是出于三个主要原因：不同的制造规模，材料和工艺;设计专业化导致各制造商之间的复杂设计链;传统的CAD环境。

今天，设计人员需要一种平衡的方法来应对高密度，千兆赫兹，低压系统互连的挑战。由于时序，功率和信号完整性设计问题紧密相关，因此必须跨越各种系统互连组件（从设计规范到制造）来解决这些问题，以实现设计可预测性。

最初开发的设计流程和方法各个组件的设计现在看起来很古老。挑战在于构建具有足够细节的完整互连模型，以支持适当的分析级别。单个信号互连网络可以轻松跨越多个IC，封装和电路板，每个都基于不同的技术。协同设计方法将解决传统的物理和逻辑约束以及整个设计链中时序，功率和信号完整性的相互交织问题。

协同设计方法必须能够吸收物理规则，制造材料的电气特性，由设计重用和逻辑连接产生的任何经验数据。要开发这种新方法，必须将设计挑战分解为一组离散的任务，从而产生可在CAD环境中实施的流程。

将设计行为概念化为一个融合过程非常重要，该过程以抽象模型开始并逐渐成熟为制造组件。系统互连的第一个完整模型应该按照规范开发，作为验证该规范可行性的努力的一部分。如果目标无法实现，那么追求目标是没有意义的。此抽象或虚拟系统互连模型将基于可用的经验法则，近似值和经验数据的组合。模型的准确性应足以执行密钥分析，但不能过于复杂地构建或支持。该模型提供了自上而下的约束，并且随着设计的进展，它可以随着实现数据逐步更新。

寄生电路模型必须近似或为每个系统互连组件提取（或两者）并使用驱动程序和接收器模型组装成单个网络。寄生电路的阻抗描述了互连元件中电压和电流的关系。阻抗与频率有关，因此必须在信号的预期工作频率下计算。必须根据需要执行频域仿真，以开发执行精确时域仿真所需的参数。为了支持近似，工程师可以在考虑工作频率的情况下为每种制造技术预先描述互连结构。这项额外的练习将提供每个频率所需目标阻抗的表格以及互连的长度，宽度和间距的一般行为。必须开发驱动器和接收器模型以表示源的信号行为和连接的加载。这些模型可以使用晶体管级模型在Spice中实现，或者使用诸如I/O缓冲区信息规范之类的格式来实现。宜必思的开发旨在提供创建此类模型的方法。工程师可以从任何现有的Spice模型中获得Ibis模型，或者他们可以编写行为模型来表示I/O缓冲区（有关Ibis的详细信息，请参阅www.eigroup.org/ibis/ibis .htm）。

一旦定义了协同设计方法的问题，数据和模型，下一步就是链接IC，封装和电路板设计流程。这三个独立的设计流程通常分布在不同的地理区域，组织和开发合作伙伴。因此，使用一个大型中央数据库的概念通常是不实际的。

在这种环境下，这些设计流程之间的互操作应该被定义为一个小的共享数据结构，用于描述设计界面。硬数据和约束。例如，用于倒装芯片设计的IC到封装接口包括以下部分：共享凸块阵列; I/O缓冲区和凸点，凸点和封装球之间的赋值关系; I/O缓冲器到凸点再分配互连的电路描述;用于凸点到球封装衬底互连的电路描述; I/O缓冲区宜必思车型;和共享约束，如差分对和目标阻抗。