一文解析四种机制的1T-DRAM技术

　　一、引言

　　对大容量的高速低功耗嵌入式存储器的需求不断增加。通常有两种存储器，一个是嵌入式的静态随机存储器（SRAM），另一个是嵌入式动态随机存储器（DRAM）。SRAM有着很高的运行速度，但是SRAM的存储单元是由六个晶体管组成的，在大规模集成电路中SRAM存储阵列将会占据很大的面积。此外SRAM存储单元中晶体管需要相互匹配，这样就会导致SRAM很难按比例缩小。由一个晶体管和一个电容组（1T-1C）成的嵌入式DRAM，不仅具有较快的运行的速度还具有更小的单元面积。然而DRAM需要复杂的堆叠电容器或深沟电容器才能在较小的单元中获得足够的存储电容。表一给出了1T-DRAM与其他存储器的特点对比［1］。

　　基于这种情况，无电容的1T-DRAM被推出，1T-DRAM不需要复杂的存储电容器，可以与逻辑器件有着良好的工艺兼容性。由于这独特的优势，近年来，无电容1T-DRAM作为下一代的DRAM引起了极大的关注。1T-DRAM使用体硅来积累硅薄膜中的多余的空穴载流子，1T-DRAM的存储单元可以根据过剩载流子产生的机制分为不同的组，这些额外的载流子主要通过四种机制来实现：1）碰撞电离；2）双极型结型场效应晶体管；3）带间隧穿（BTBT）和4）栅极隧穿电流。

　　表一 1T-DRAM vs. 其他存储器技术

　　本文将对这四种机制的1T-DRAM进行分析，比较这四只机制的1T-DRAM之间的机理，通过对机理的分析得到不同机制的1T-DRAM的优点和缺点。

　　二、碰撞电离机制的1T-DRAM

　　碰撞电离机制的1T-DRAM是最早被提出的1T-DRAM，随着特征尺寸F的不断缩小，DRAM和嵌入式DRAM的制造面临着减小存储单元面积的挑战，21世纪初DRAM芯片的单元采用的是1T/1C的结构，但是特征尺寸面积为8F2，减小单元尺寸的主要问题在于需要提供恒定电容值的电容，而电容的面积很难减小［2］。随着SOI技术成为主流的技术，SOI基底上制作1T/1C的DRAM是普遍采用的方法，但是在部分耗尽（PD） SOI MOSFET 中，器件工作过程中体充电是一个主要的问题，并努力的来抑制体充电效应［3］。在这种情况下S. Okhonin首次提出了在SOI上制作1T-DRAM，它利用了体充电的效应，利用PDN或P-MOSFET的体中的正电荷或者负电荷来存储“1”或“0”二进制状态，当体中多数载流子的增加导致电位和漏极电流的增加此时表示“ON”状态（ bit“1”），而当多数电荷从体内移除导致电流降低表示“OFF”状态（ bit “0”）。存储单元的面积也实现了4F2的特征尺寸面积而且不需要额外制作电容的复杂步骤［2］。

　　S. Okhonin提出的1T-DRAM采用的是0.25 μm 和0.13 μm PD SOI CMOS 技术，这个1T-DRAM的存储单元比当时1T/1C存储单元的面积至少小两倍。图一是该1T-DRAM的版图和存储单元的截面图，该1T-DRAM在25nm的器件中写入“1”和“0”都只需要3ns，在Vd低压状态（通常为0.2V到0.3V）下读取数据不改变存储单元的存储状态，允许在低功耗操作的完整刷新间隔期间进行非破坏性读出模式，在1T/1C DRAM 中则是不被允许的，并且在1010次写入“1”和“0”的情况下存储的信息没有衰减［4］。

　　图一、4F2 1T-DRAM （a）版图 （b）存储单元截面图

　　三、双极型结型场效应晶体管结构的1T-DRAM［5］

　　图二、（a）碰撞电离机制的1T-DRAM存储单元 （b）状态“1”和“0”的Ig-Vg曲线

　　电离机制的1T-DRAM利用了晶体管的浮体充当存储节点（图二a），利用通道中的碰撞电离产生多数载流子，浮体电荷可以引起晶体管的阈值电压的偏离从而导致晶体管电流的改变（图二b）。利用MOS器件中寄生的Bipolar晶体管来存储数据的存储单元如图三（a）所示，在N沟道的MOS器件中N+源，P型衬底和N+分别构成了NPN型Bipolar的发射极、基极和集电极。在碰撞电离机制中的1T-DRAM存储单元中的浮体中产生过剩的多数载流子来写“1”，在Bipolar结构的1T-DRAM由Bipolar来产生多数载流子来写“1”。利用双极中的电流来读取数据，Bipolar为“ON”状态时代表存储的数据为“1”（ 图三（b） ），为“OFF”状态时为数据“0” （ 图三（c） ），通常写“1”和读“1”的电流会很大而写“0”和读“0”的电流会很小。与碰撞电离机制相比Bipolar结构的1T-DRAM的数据保留时间更长，单元余量即“1”和“0”之间的差异会更大，更高的余量提供更快的数据读取时间和更好的设备可扩展性（图四），并且Bipolar结构比碰撞电离的1T-DRAM存储单元中存储电荷对双极的电流有着更好的控制能力，并且不需要任何的背栅偏置，并且对阵列的访问数据时间可以减小到2ns。

　　图四、（a）同一晶体管上测量Gen1（碰撞电离 1T-DRAM）和（Bipolar 1T-DRAM）的保留和编程窗口 （b）Bipolar 1T-DRAM的编程窗口。

　　四、BTBT机制的1T-DRAM

　　碰撞电离机制的1T-DRAM当要提高写入的速度时，需要增加碰撞电流，增加碰撞电流会降低存储器件的可靠性，因为热载流子会注入到栅介质中，利用GIDL电流进行写操作的1T-DRAM具有低功耗和高速操作的特性并有着更高的可靠性［6］。GIDL电流来自于带间隧穿，在正栅极偏压下和负漏偏压下均会产生GIDL电流，BTBT机制的1T-DRAM的写“1”操作如图五所示［6，7］。在E. Yoshida提出的BTBT机制的1T-DRAM写“1”最快仅需要1ns，在内存的操作中可以比碰撞电离机制的1T-DRAM可以低四个数量级的功耗［6］。

　　图五、（a）横截面示意图 （b）能带图 （c）GIDL电流曲线。GIDL 电流是由栅漏重叠区域中的带间隧穿引起的

　　五、栅极隧穿电流机制的1T-DRAM

　　Guegan， G.提出了直接栅极隧穿电流机制的1T-DRAM，存储单元的原理图如图六所示。

　　图六、栅极隧穿电流机制1T-DRAM原理图

　　图中可以看出栅极被分为N+和P+多晶硅栅，衬底也被分为两部分左边是一部分N+高掺杂的体接触，右边是N型衬底，栅和衬底之间是一个薄的氧化硅薄膜［8］。隧穿电流的机理图如图七所示，EVB和HVB分别代表的是来自N+多晶硅栅到硅衬底的电子隧穿电流和硅衬底价带到P+多晶硅栅的空穴隧穿电流［8］。来自N+多晶硅栅的ECB电流是起主要作用的电流机制，N+多晶硅栅的势垒高度只有3.1eV，电子密度较高，因为这个原因存储单元采用了pMOSFET而不是传统的nMOSFET。

　　图七、强反型情况下主要的隧穿电流

　　通过对体的中性区进行电荷的注入和清除，1T-DRAM起到了保存“1”和“0”的二进制状态。写“1”和写“0”的原理如图八所示，写“1”时ECB电流注入到体中，写“0”时通过正向偏置pn结和ECB隧穿电流同时清除体中的电子。栅极隧穿电流机制的1T-DRAM不需要大的偏置电压，并且写“1”时的功耗比碰撞电离机制和BTBT机制的1T-DRAM要分别小6到2个数量级［8，9］。

　　图八、（a）写“1”原理图 （b）写“0”原理图

　　六、总结

　　传统主流的DRAM存储单元为1T/1C结构，相对于SRAM的六管存储单元已经非常小了，仅有6F2的特征尺寸面积，但是随着人们对存储容量的需求不断增加，人们不得不寻找更小的存储单元，由于1T/1C的结构中电容需要有一定的容量电容不能随着晶体管的尺寸缩小而缩小，因此1T-DRAM被提出来增加存储容量，1T-DRAM仅有4F2的特征尺寸并且读写速度以及“1”和“0”的余量并没有明显的下降。1T-DRAM主要采用的机理有四种分别是离子碰撞、Bipolar结构、BTBT机制和栅极隧穿电流机制，通过这四种机制向体浮体中注入电子，再通过检测漏极电流来判断存储的是“1”还是“0”。碰撞电离机制的1T-DRAM最先被提出，它读写速度和单元余量符合要求，在经过1010次读写后读写能力也没有下降，满足DRAM存储器的基本要求。Bipolar结构的1T-DRAM相对于碰撞电离机制的1T-DRAM的数据保留时间更长、单元余量更大、更快的数据读取时间、更好的数据扩展能力并且不需要背栅控制并且电荷对电流的控制能力更强。碰撞电离机制的1T-DRAM当要提高写入的速度时，需要增加碰撞电流，增加碰撞电流会降低存储器件的可靠性，因为热载流子会注入到栅介质中，利用GIDL电流进行写操作的1T-DRAM具有低功耗和高速操作的特性并有着更高的可靠性。栅极隧穿电流机制的1T-DRAM不需要大的偏置电压，并且写“1”时的功耗比碰撞电离机制和BTBT机制的1T-DRAM要分别小6到2个数量级。

　　七、参考文献：

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　　［2］ Okhonin S， Nagoga M， Sallese J M， et al. A SOI capacitor-less 1T-DRAM concept［C］。 2001 IEEE International SOI Conference. Proceedings （Cat. No.01CH37207）， 2001： 153-154.

　　［3］ Yoshimi M， Terauchi M， Nishiyama A， et al. Suppression of the floating-body effect in SOI MOSFET‘s by the bandgap engineering method using a Si/sub 1-x/Ge/sub x/source structure［J］。 IEEE Transactions on Electron Devices， 1997， 44（3）： 423-430.

　　［4］ Okhonin S， Nagoga M， Sallese J M， et al. A capacitor-less 1T-DRAM cell［J］。 IEEE Electron Device Letters， 2002， 23（2）： 85-87.

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　　［6］ Yoshida E， Tanaka T. A design of a capacitorless 1T-DRAM cell using gate-induced drain leakage （GIDL） current for low-power and high-speed embedded memory［C］。 IEEE International Electron Devices Meeting 2003， 2003： 37.6.1-37.6.4.

　　［7］ Tanaka T， Yoshida E， Miyashita T. Scalability study on a capacitorless 1T-DRAM： From single-gate PD-SOI to double-gate FinDRAM［C］。 IEDM Technical Digest. IEEE International Electron Devices Meeting， 2004.， 2004： 919-922.

　　［8］ Guegan G， Touret P， Molas G， el al. A novel capacitor-less 1T-DRAM on partially depleted SOI pMOSFET based on direct-tunneling current in the partial n+ poly gate［J］。 Solid State Devices and Materials （SSDM）， 2010.

　　［9］ Bawedin M， Cristoloveanu S， Hubert A， et al.： Floating-Body SOI Memory： The Scaling Tournament， Nazarov A， Colinge J P， Balestra F， Raskin J-P， Gamiz F， Lysenko V S， editor， Semiconductor-On-Insulator Materials for Nanoelectronics Applications， Berlin， Heidelberg： Springer Berlin Heidelberg， 2011： 393-421.