LPDDR5标准的主要功能

　　选择合适的存储器解决方案是满足目标系统对各种应用（从云计算和人工智能（AI），再到汽车和移动应用）的功能和性能要求的关键。双数据速率同步动态随机存取存储器（DDRSDRAM）或DRAM已成为现实的技术，因为它使用电容器作为存储元件来实现高密度和简单架构、低延迟和高性能、几乎无限的存取耐力和低功耗等多种优势。DDRDRAM可以根据系统要求以不同的形式使用——在双列直插式存储器模块（DIMM）上或作为分立DRAM解决方案中均可使用。DDR分为三个主要类别，每个类别都有独特的功能，可帮助设计人员满足其目标片上系统（SoC）的功耗、性能和面积要求。图1显示了不同的DDR类别及其目标应用场景：

　

　　1标准DDR面向服务器、云计算、网络、笔记本电脑、台式机和消费类应用，支持更宽的通道宽度、更高的密度和不同的形状尺寸。DDR4是这一类别目前最常用的标准，支持高达3200Mbps的数据速率。DDR5DRAM的运行速度高达6400Mbps，预计将在2020年问世。

　　2移动DDR（LPDDR）适用于对面积和功耗非常敏感的移动和汽车应用。LPDDR提供更窄的通道宽度和几种低功耗工作状态。LPDDR4和LPDDR4X支持高达4267Mbps的数据速率，是该类别中的常用标准。最大数据速率为6400Mbps的LPDDR5DRAM预计将于2020年问世。

　　3图形DDR（GDDR）面向需要极高吞吐量的数据密集型应用程序，例如图形相关应用程序、数据中心加速和AI。GDDR和高带宽存储器（HBM）是这一类型的标准。

　　每个标准都旨在提供高性能和容量，在运行时将功耗降至最低，并通过可靠性、可用性和可维护性（RAS）功能以及纠错码（ECC）功能来提高通道的稳定性。

　　本文说明了LPDDR5标准的主要功能。DDR5的主要功能将在后续文章中介绍。

　　移动DDR（LPDDR）概览

　　LPDDRDRAM提供了一种功耗显著降低的高性能解决方案，而降低功耗是平板电脑、智能手机和汽车等移动应用的重点要求。此类应用所需的SoC倾向于在每个通道上使用更少的存储设备和更短的互连，而LPDDRDRAM的运行速度比标准DDRDRAM快（例如，LPDDR4/4XDRAM的运行速度最高为4267Mbps，而标准DDR4DRAM的运行速度最高为3200Mbps），所以能够提供更高的性能。但LPDDRDRAM在此类设备中不使用，处于待机状态时，可以将它们置于低功耗状态，例如深度睡眠状态，或者可以使用动态频率调节（DFS）功能在较低频率下运行。因此，当存储通道待机时，存储控制器可以适时地使用这些低功耗功能来降低总功耗。

　　LPDDR5DRAM使用动态电压调节（DVS）功能节省更多功耗，此时存储器控制器可以在通道待机期间降低DRAM的频率和电压。与普通的标准DDRDRAM通道（64位宽）相比，LPDDRDRAM通道通常为16位或32位宽。与其他两个类别的DRAM世代一样，后继的每一个LPDDR世代（LPDDR5、LPDDR4/4X、LPDDR3、LPDDR2、LPDDR）都比其上一代产品具有更高的性能和更低的功耗。此外，任何两代LPDDR都不彼此兼容。

　　LPDDR5主要功能

　　与LPDDR4/4XDRAM相比，LPDDR5DRAM支持高达6400Mbps的数据速率和在更低的工作电压（VDD的1.05/0.9V和I/O的0.5/0.35V）下支持更大的设备尺寸（每个通道2Gb至32Gb）。表1显示了LPDDR5和LPDDR4DRAM之间的比较：

　　LPDDR5DRAM可通过DVS支持两种内核和I/O电压：在较高频率下运行电压分别为1.05V和0.5V，在较低频率下运行电压分别为0.9V和0.3V。因此，LPDDR5DRAM支持内核和I/O电压的DVS

　　LPDDR5的其他关键功能包括用于命令/地址（C/A）时钟（CK）的新型可扩展时钟架构，以简化SoC时序收敛；灵活的DRAM存储库架构模式，可根据流量模式实现最佳性能；决策反馈均衡器（DFE）以增加DRAM上的写入数据的余量，写入X功能可以节省功耗，以及链接ECC以增强存储器通道RAS。以下部分将详细说明每个功能

　　用于简化时序收敛的新型可扩展时钟架构

　　C/ACK通常以与所有先前LPDDR标准（LPDDR4/4X及更早的标准）中的数据选通（DQS）相同的频率运行。这种时钟方案给DRAMC/A通道和SoC时序收敛都带来了巨大压力，因为CK是存储器通道上C/A通道的参考，并且SoC中的存储控制器通常以CK频率的一半，采用DFI1：2比率模式在DDRPHY接口上运行。例如，LPDDR4/4X的速度为4267Mbps，CK和DQS的运行频率为2133MHz，而C/A的数据速率为2133Mbps，控制器时钟的运行频率为1066MHz。

　　这样的时钟方案无法以LPDDR5速度扩展。因此，LPDDR5采用了新的时钟方案，其中CK以高于3200Mbps的速度，按照数据选通频率的四分之一运行，而以低于3200Mbps的速度，按照数据选通频率的一半运行。因此，即使在6400Mbps的速率下，该时钟方案也要求CK仅以800MHz的频率运行。这样可以降低C/A的运行速度（以1600Mbps的速度运行，因为C/A可以在LPDDR5的CK速率的上升端和下降端（例如DDR类型）上都进行转换），从而大大提高了C/A通道的余量。同样，CK减速使SoC不仅可以更有效地收敛时序，而且还可以提供更高的性能，因为控制器现在可以在800MHz的DFI1：1比率下工作。此外，LPDDR5不支持传统的双向数据选通架构，而是引入了两个单向数据选通：用于写入操作的写入时钟（WCK）和用于读取操作的可选读取时钟（RDQS）。系统可以选择无选通或单端选通来以较低的速度进行读取，同时节省功耗，当要想达到高速时，就需要采用差分选通（RDQS/RDQS#）。

　　保证通道稳定性的单抽头DFE

　　判决反馈均衡器（DFE）减少了对接收数据的符号间干扰（ISI），从而提高了接收数据的余量。先前检测到的符号出现在正在检测的当前符号上，就会引发ISI。LPDDR5DRAM将具有单抽头DFE，以提高写入数据的余量，从而增强存储通道的稳定性。

　　WriteX降低功耗

　　WriteX是一种省电功能，允许系统将特定的位模式（例如全零模式）转变成连续的存储器位置，而无需切换通道上的DQ位。

　　用于防止通道噪声引起的错误的LinkECC

　　LinkECC可以恢复通道中发生的单比特传输错误。该数据与ECC一起由控制器发送到LPDDR5DRAM，并且在接收到数据/ECC后，DRAM会生成ECC并检查接收到的ECC是否相同。在将数据写入存储器阵列之前，任何单比特错误都将得到纠正。因此，LinkECC是适合高速的强大RAS功能，可防止通道噪声引起的错误。

　　突发长度为16或32拍的灵活存储库架构

　　LPDDR5DRAM通过支持三种模式（Bank-Group模式（4个Bank，4Bank-Group），8Bank和16Bank）而具有灵活的存储库架构，供用户根据其流量模式选择。Bank-Group模式适用于高于3200Mbps的速度，并允许16和32拍的突发长度。8Bank模式支持突发长度为32拍的所有速度，而16Bank模式则支持突发长度为16或32拍的3200Mbps以下的速度。

　　用于进一步节约功耗的3种FSP

　　与支持C/A和DQ的2个频率设定点（FSP）的LPDDR4/4XDRAM不同，LPDDR5DRAM具有用于C/A和DQ的3个FSP。这使控制器能够以最少的切换时间快速切换三个频率，以实现最佳的功耗节约效果。如前所述，DFS与DVS的结合使LPDDR5DRAM成为对功耗敏感的应用的理想选择。

　　总结

　　存储器是用于移动设备、IoT、汽车和云数据中心等应用中的任何电子系统的重要组件。SoC设计人员必须选择合适的存储器技术，才能提供必要的性能、容量、功率和面积。DDR已成为现实的存储技术，可用于多种类别，包括标准DDR和低功耗DDR（LPDDR）。最新的标准LPDDR5和DDR5以更低的功耗提供更高的性能。LPDDR5的运行速度高达6400Mbps，具有许多低功耗和RAS功能，包括新颖的时钟架构、可简化时序收敛。数据速率高达6400Mbps的DDR5DRAM支持更高的密度，包括双通道DIMM拓扑以提高通道效率和性能。

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