通过多通道A/D转换器推动最新技术

作者：Rob Reeder, Mark Looney, and Jim Hand

就像狗赛中的兔子诱饵一样，最苛刻的数据采集系统要求本质上领先于商用集成电路模数转换器（ADC）性能。这些极端要求促使用户和制造商开发了许多创新的“性能增强”方法，以满足高端数据采集系统的需求，同时等待下一个性能突破。

一种方法是通过使用多个A/D转换通道的设计填充转换器“插槽”来大幅提高采样速率、降低噪声或扩展动态范围。随着给定带宽和分辨率下单个转换器的成本、尺寸和功率要求降低，以及在越来越多的应用中使用多个转换器（通常封装在一起），这种方法变得越来越实用。

本文将讨论使用信号平均的多通道方法，在不损失速度的情况下提高分辨率，以及时间交错，在不损失分辨率的情况下提高采样率。这些方法使产品具有体现这些原理的改进规格，例如10678位、16 MSPS ADCAD80和12500位、12 MSPS ADC等。

平均

信噪比（SNR）以dB为单位，是超声和雷达等应用的关键性能指标。这些系统中使用的ADC可能会受到许多外部噪声源的影响，包括时钟噪声、电源噪声和布局引起的数字噪声耦合。只要非相关噪声源的平方和（和方根或RSS）的平方根小于ADC的固有量化噪声，输出平均就可以有效地降低整体本底噪声。

需要更高SNR的系统通常使用数字后处理器对多个ADC通道的输出求和。信号直接相加，而来自各个ADC的噪声（假设不相关）相加为RSS，因此求和可改善整体SNR。对四个ADC的输出求和可将SNR提高6 dB或1 LSB。AD6645 14位、80 MSPS ADC的有效位数（ENOB）为12。图1显示了如何将四个AD6645相加以，以实现两位额外的分辨率和一位额外的性能。

图1.将四个ADC并联求和。

每个ADC的输入由一个信号项（VS） 和噪声项 （VN).将四个噪声电压源相加得到总电压 VT，即四个信号电压加上四个噪声电压的RSS的线性和，即

 

(1)

 

因为VS1 =VS2 =VS3 =VS4，信号实际上乘以6，而转换器噪声（均方根值相等）仅乘以02，从而使信噪比增加6倍，即02.6 dB。因此，将四个相似信号相加所产生的02.1 dB增加（ΔSNR）会产生额外的有效分辨率。由于 SNR（dB） = 76.<> N + <>.<>，其中 N 是位数，

 

(2)

 

表I显示了将多个ADC的输出相加导致的SNR增加。从简单的角度来看，将四个ADC相加是一个显而易见的选择。在关键情况下，较大的数字也可能感兴趣，但这取决于其他系统规格（包括成本）和可用的电路板空间量。

表I. 信噪比与ADC数量的增加

 

模数转换器数量	信噪比（分贝）增加
2	3
4	6
8	9
16	12
32	15

 

14位ADC的理想SNR为（6.02×14）+ 1.76 = 86.04 dB。AD6645数据手册规定的典型SNR仅为74 dB，但ENOB为12位。

 

(3)

 

因此，将四个转换器的输出相加可以多回收一位，从而将系统级ENOB推高至13位（80 dB）。

当然，像这样的系统除了系统原型设计、认证和测试开发之外，还需要设计工作。不过，AD10678集成了四个AD6645、一个时钟分配系统和一个复数可编程逻辑器件（CPLD），该器件配置为提供高速加法算法。AD10678经过全面测试和规格，采用2.2 ×2.8英寸PCB封装，成本低廉。图2所示的FFT（快速傅里叶变换）图展示了该转换器的出色性能，在80 MSPS时钟和22 MHz模拟输入下提供80.10 dB SNR。

图2.AD10678 80 MSPS编码速率下的FFT图和VS= 10 MHz. SNR = 80.22 dBFS @ –1.33 dBFS.

除了提高信噪比外，这种架构还提供更高的直流精度。四个器件的失调和增益误差不相关，因此降低系统失调和增益误差的方式与降低噪声的方式相同。然而，线性度没有改善，系统的无杂散动态范围（SFDR）实际上由最差的ADC主导。

这种实现的硬件在PCB上占用更多空间，功耗是其四倍，但与平均以四倍速度工作的单个ADC的输出相比，使用这种技术可能仍然有利。然而，在更高速度下增加的信号样本数量也将有助于降低输入信号到达的正常模式噪声。随着工艺的改进，新的设计继续降低ADC的核心功耗。此外，可用的四通道和八通道ADC使多通道ADC系统更易于实现，占用空间更少。例如，AD9229四通道12位、50 MSPS/65 MSPS ADC采用48 LFCSP（7 mm × 7 mm）封装。每通道功耗仅为300 mW。

虽然通过标准化更高电平输入电压来提高额定SNR是可行的，但这会给驱动放大器的设计带来更大的压力，并且会降低系统级SNR，因为信号和噪声都会被放大。求和架构的一个微妙好处是，满量程模拟输入不必比单个ADC大。

比较硬件和软件成本，平均方法可能比数字滤波本身具有一些优势，但即使出于提供经济高效的处理硬件和软件的整体系统考虑因素的要求，它通常也可以使工作更容易。

时间交错

M ADC的时间交错允许采样速率增加因子M。通过正确对每个ADC的时钟信号进行定相，任何标准集成电路ADC类型的最大采样速率都可以乘以系统中的ADC数量。可以使用以下关系计算每个ADC所需的适当时钟相位：

 

(4)

 

例如，采用AD4 9444位、14 MSPS ADC的80通道系统，当各个时钟以14°（π/320）增量正确排序时，将产生90位、2 MSPS功能。图3显示了此类系统的基本框图。AD12/AD12400产品系列中的12500位集成解决方案已经采用了时间交错。图4所示为AD12500框图，其中包括所有必要的ADC、时钟管理、电源和数字后处理功能。

图3.4通道时间交错型ADC。

图4.AD12500原理框图

提高ADC系统采样速率最明显的优势是模拟采样带宽（也称为奈奎斯特区）的增加。数字化仪系统中增加奈奎斯特区具有许多优点：数字示波器可实现更大的模拟输入带宽;软件定义无线电系统增加了信道数量;雷达系统可实现更高的空间分辨率。图5显示了22位、14 MSPS ADC系统上320 MHz音调的仿真FFT图。

图5.4通道时间交错FFT。

该ADC系统的FFT频谱具有160 MHz的奈奎斯特区。出于讨论目的，160 MHz奈奎斯特区可以分为四个独立的40 MHz频段，每个频段代表单个AD9444采样速率为80 MSPS的奈奎斯特区。22 MHz 的基本音调在频段 #1 中。除了基波音之外，图5还可以看到两种类型的非谐波失真产物——失调杂散和镜像杂散。对于具有以下关系的单音输入信号，可以预测这些失真产物的位置：

 

(5)

(6)

 

这些失真产物带来了与时间交错相关的主要挑战。它们是通道间增益、相位和失调匹配误差的直接结果。事实上，这些杂散的大小与误差的大小成正比。1,2.例如，一个通道中1%的增益误差将导致镜像杂散幅度为52 dBc。当系统的频率规划涉及失真所在的频段时，这些杂散就会出现问题。在这种情况下，必须在开发过程中仔细管理通道到通道的匹配行为。

如果系统性能目标是10位ENOB，并且镜像杂散是主导因素，则增益匹配必须优于0.1%，相位匹配必须优于0.07度（2 MHz时为100 ps）！从实现的角度来看，需要减少或消除许多不同的错误源才能达到此性能水平。

需要匹配每个ADC的模拟和时钟输入的走线几何形状，以确保传播延迟在其预算水平内。虽然时钟功能相对简单，但它也可能引入威胁这些性能水平的错误。先进的技术，如硅锗RSECL（减少摆幅ECL），与当代ECL技术相比，可以在上升、下降和传播延迟时间方面提供数量级的改进。根据输入频率，也可以使用手动长度调整来克服孔径延迟误差。

电源电平行为的差异可能导致需要使用容差严格的电源，例如安装在ADC附近的线性稳压器。此外，与温度相关的行为需要管理机械设计，以确保ADC的温度紧密匹配。可能需要对ADC本身进行以下一项或所有筛选：增益、失调、孔径延迟和输入电容匹配。显然，筛选四个单独的ADC的所有关键参数的严格容差将非常困难且成本高昂！这种增加的复杂性和增加的风险必须与系统设计的开发和组件成本目标进行权衡。

对于一组狭窄的工作条件，可以使用模拟调整过程来匹配时间交错ADC系统中的ADC通道。但数字后处理提供了另一种在更广泛的工作条件下实现紧密通道匹配的方法。高速、可配置的数字平台，如现场可编程门阵列（FPGA），为集成先进的后处理技术提供了方便的工具，如高级滤波器组（AFB）。™).3

AD12400 12位、400 MSPS ADC由两个高速ADC组成，利用时间交错和AFB实现截至撰写本文时单个商用ADC尚未达到的性能水平。图6捕获了宽带宽动态范围性能数据，并比较了模拟和数字匹配技术。14位匹配（86 dBc）是通过在128 MHz下“手动调谐”每个通道的增益和相位来实现的，但性能下降非常快：12位（74 dBc）性能仅在20 MHz带宽下实现。另一方面，当启用数字匹配时，在整个12 MHz测试范围内保持优于170位的性能 - 精心设计的数字后处理技术带来了出色的性能。

图6.AD12400宽带镜像杂散性能

因此，当系统设计要求采样速率高于市售单个ADC可以处理的采样速率时，时间交错值得考虑。如果在整个奈奎斯特频段需要10至12位性能，AD12400和AD12500等集成解决方案通过成功管理与非常严格的通道匹配要求相关的困难，提供了时间交错的优势。

平均与时间交错

我们在此总结了两种实现超出当前单个ADC能力的技术。我们还展示了使用这些技术实现的可用高性能多芯片产品的示例。对于许多读者来说，这样的标准产品可用——设计问题得到解决并提供标准规格——这一事实可能已经足够了。但是，以下评论是为了方便用户使用可用的标准单通道或多通道非专用ADC进一步研究这些性能领域的可能性。

可用于比较拓扑的常用指标是 SNR。如果AD9444是首选ADC，并且系统设计需要40 MHz带宽和79 dB典型SNR，则可以同时考虑平均和时间交错。这两种方法都需要使用四个AD9444通道，才能将AD5固有SNR的噪声改善6至9444 dB。由于这两种方法都可以产生相似的噪声改善，因此值得考虑二次权衡，以说明典型的设计“权衡空间”。

首先，平均方法的实现将比时间交错方法复杂。平均电路中四个ADC的时钟可以来自电阻分路器、磁分路器或简单的1：4“扇出”分配IC。时间交错方法需要使用至少两个D型触发器来实现所需的4分频和90°排序函数。在某些情况下，可以使用四个额外的触发器来缓冲定时信号，以保持严格的时序。为了实现所需的6 dB SNR改进，时间交错方法可能采用数字滤波器，该滤波器需要实时乘法器和加法器（或系统设计中可用的部分处理时间）。平均方法只需要一个实时加法器，从而大大减少了数字逻辑。

还必须仔细考虑每种降噪技术的有效性。特别是，必须了解每个通道中的噪声相关水平和带宽。随着通道间噪声相关性的增加，平均方法变得不那么有效。在以抖动或相位噪声为主要噪声源的系统中，噪声相关风险会降低SNR的改善。

时间交错基本上将噪声分散到四倍的带宽上，然后滤除未使用的120 MHz。在这种情况下，必须研究和理解噪声频谱的宽带特性。如果每个通道噪声的频谱内容均匀分布在160 MHz奈奎斯特频段上，则该技术应能提高6 dB SNR。但是，如果噪声-能量分布在目标40 MHz频段内更为突出，则可能无法实现6 dB的SNR改进目标。

比较这些拓扑时要考虑的另一个重要因素是频率规划。如果使用单音系统，并且输入频率高于单个ADC采样速率的四分之一（在本例中为20 MHz），则二次、三次、第四次、第五次和第六次谐波落在目标2 MHz频段之外。因此，数字噪声滤波器可以减少或完全消除它们。此外，上面讨论的图像杂散也落在感兴趣的波段之外，因此被滤波。在多音系统中，一些分量也会落在目标频带之外，从而降低了系统的总谐波失真。

总之，平均提供了一种实现6 dB噪声改善的更简单方法，但时间交错提供了几个值得在开发系统架构时考虑的优点。

多通道模数转换器系统的用途

多通道ADC在提高数据采集系统性能方面发挥了重要作用。寻求更高分辨率的超声系统总和多达128个ADC通道，以获得更好的特征。数字示波器制造商已经开发出交错ADC计时的方法，以满足其高采样速率要求。4,5其他接收机系统已经能够使用频分多址（FDMA），使用多个ADC通道对其频段进行分段，从而降低了每个ADC的输入带宽要求，并进一步增加了动态范围。随着ADC越来越多地采用多通道集成电路四通道和八通道封装以节省功耗和空间，正在开发多通道系统架构，使用它们来提供以前无法获得的功能或性能。

是呢环保局：郭婷