资料介绍
多个A/D转换器与单个转换器的比较—提高了当前高速A/D转换器的SNR性能:当您需要有超过单个 A/D 转换器所能提供的动态范围时,您可以将多个转换器结合来实现您的目的,但前提是您实施了必要的分析。
作者:Thomas Neu 和 Grant Christiansen,德州仪器 (TI)
无线通信领域总是不断要求有更快更高精度的高速数据转换器,从而实现以更高精度处理更多的带宽(允许更多通道)。进一步提高模数转换器 (ADC) 性能的一种途径是对多个高速 ADC 的输出进行平均以提高动态范围。比如,使用两个 ADC 可将整体的信噪比 (SNR) 提高 3dB;若使用三个转换器,则可将整体的信噪比 (SNR) 提高 4.8dB。
从理论上来讲,有两种不同方法可以将 SNR 提高 3dB(0.5 位)。第一种方法是将采样速率增加一倍,并对输出进行数字滤波(比如,采用 FIR 抽取滤波器)。第二种方法是将两个 ADC 并联,并简单地对数字输出进行平均。在许多情况下,将采样速率增加一倍的作法并不十分受人青睐,因为目前可能还没有更高速的 ADC。更高速的 ADC 也可能有较低的 SNR,并且通常比两个低速ADC 有更高的功耗。此外,还要求带有低抖动的更快速的采样时钟。
本文说明了将三个 TI ADS5546 转换器(14位、190Msps)结合在一起的实际结果,采用的是第二个方法,也就是把三个转换器并联,其解决了工程师在实施过程中所面临的时钟抖动问题。设置 对不同 ADC 的输出进行平均以提高 SNR 的效果是通过将三个 ADC 连接到一个 FPGA 进行验证的,该 FPGA 会输出每个 ADC 的转换结果,或输出两或三个 ADC 平均后的结果,见图 1。通过使用三个而不是一个 ADC,SNR 可获得理想情况下的 4.8dB 的提高,如下推论,该做法可将 14 位 ADC(SNR ∼74dB)提高到 16-位 ADC 的水平(SNR ∼79dB)。
模拟输入信号被分路馈送到了三个 ADC 中;而这三个 ADC 采用同一个时钟源进行采样。一个 FPGA 可完成平均功能,以及从 DDR-LVDS 到 LVTTL 的数字输出的电平转换(从双数据率、低压差动信号到低压 TTL 的转换)。
作者:Thomas Neu 和 Grant Christiansen,德州仪器 (TI)
无线通信领域总是不断要求有更快更高精度的高速数据转换器,从而实现以更高精度处理更多的带宽(允许更多通道)。进一步提高模数转换器 (ADC) 性能的一种途径是对多个高速 ADC 的输出进行平均以提高动态范围。比如,使用两个 ADC 可将整体的信噪比 (SNR) 提高 3dB;若使用三个转换器,则可将整体的信噪比 (SNR) 提高 4.8dB。
从理论上来讲,有两种不同方法可以将 SNR 提高 3dB(0.5 位)。第一种方法是将采样速率增加一倍,并对输出进行数字滤波(比如,采用 FIR 抽取滤波器)。第二种方法是将两个 ADC 并联,并简单地对数字输出进行平均。在许多情况下,将采样速率增加一倍的作法并不十分受人青睐,因为目前可能还没有更高速的 ADC。更高速的 ADC 也可能有较低的 SNR,并且通常比两个低速ADC 有更高的功耗。此外,还要求带有低抖动的更快速的采样时钟。
本文说明了将三个 TI ADS5546 转换器(14位、190Msps)结合在一起的实际结果,采用的是第二个方法,也就是把三个转换器并联,其解决了工程师在实施过程中所面临的时钟抖动问题。设置 对不同 ADC 的输出进行平均以提高 SNR 的效果是通过将三个 ADC 连接到一个 FPGA 进行验证的,该 FPGA 会输出每个 ADC 的转换结果,或输出两或三个 ADC 平均后的结果,见图 1。通过使用三个而不是一个 ADC,SNR 可获得理想情况下的 4.8dB 的提高,如下推论,该做法可将 14 位 ADC(SNR ∼74dB)提高到 16-位 ADC 的水平(SNR ∼79dB)。
模拟输入信号被分路馈送到了三个 ADC 中;而这三个 ADC 采用同一个时钟源进行采样。一个 FPGA 可完成平均功能,以及从 DDR-LVDS 到 LVTTL 的数字输出的电平转换(从双数据率、低压差动信号到低压 TTL 的转换)。
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