FPGA之家

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FPGA开发中如何对整个设计添加时序约束

在输入信号到输出信号中,因为经过的传输路径、寄存器、门电路等器件的时间,这个时间就是时序。开发工具不....
的头像 FPGA之家 发表于 07-31 14:50 795次 阅读
FPGA开发中如何对整个设计添加时序约束

XIlinx利用HLS进行加速设计进度

接着开始正文。据观察,HLS的发展呈现愈演愈烈的趋势,随着Xilinx Vivado HLS的推出,....
的头像 FPGA之家 发表于 07-31 09:45 174次 阅读
XIlinx利用HLS进行加速设计进度

应用程序太大以至于内存容纳不下该程序是如何解决的详细原理分析

比如,一个16MB的程序和一个内存只有4MB的机器,OS通过选择,可以决定各个时刻将哪4M的内容保留....
的头像 FPGA之家 发表于 07-28 09:56 339次 阅读
应用程序太大以至于内存容纳不下该程序是如何解决的详细原理分析

Flash读写控制方案 Altera似乎“没有”开放配置Flash的Pin的控制

自行设计Flash读写控制器的优点在于可控性很高,缺点在于需要花费时间设计并进行稳定性测试。相应的,....
的头像 FPGA之家 发表于 07-27 09:29 447次 阅读
Flash读写控制方案 Altera似乎“没有”开放配置Flash的Pin的控制

D触发器的几种表示形式同步复位、同步释放

首选我们来聊聊时序逻辑中最基础的部分D触发器的同步异步,同步复位即复位信号随系统时钟的边沿触发起作用....
的头像 FPGA之家 发表于 07-26 10:17 379次 阅读
D触发器的几种表示形式同步复位、同步释放

SDN领域的传奇人物——Nick McKeown一直在网络架构领域的浪潮之巅

一般来说,每一个领域必然有那么几个的先驱人物,而Nick教授就是网络领域尤其是SDN领域的先驱。但N....
的头像 FPGA之家 发表于 07-26 10:10 313次 阅读
SDN领域的传奇人物——Nick McKeown一直在网络架构领域的浪潮之巅

VIO比chipscope有多大优势?

debug,尤其是通信芯片的debug,可以有很多的方法。一个数据帧从进入到输出,可以在通路上的关键....
的头像 FPGA之家 发表于 07-19 10:19 466次 阅读
VIO比chipscope有多大优势?

TTE和TSN业务的保障方式及分析问题

欢迎FPGA工程师加入官方微信技术群第一次看到以太网物理地址格式时,感觉很平淡。像看到IPV4和IP....
的头像 FPGA之家 发表于 07-19 10:16 326次 阅读
TTE和TSN业务的保障方式及分析问题

TTE和TSN业务的保障方式及分析问题

在本文章中,曾经提到过,TSN(Time Sensitive Networking,TSN)和TTE....
的头像 FPGA之家 发表于 07-19 10:07 489次 阅读
TTE和TSN业务的保障方式及分析问题

电脑是如何识别你插上了USB设备

次当插上鼠标或者U盘的时候,电脑是怎么知道是什么设备的呢?这里用到的就是枚举了。枚举,其实就是让HO....
的头像 FPGA之家 发表于 07-14 10:25 801次 阅读
电脑是如何识别你插上了USB设备

vLUT表:写 读地址输入、数据输出 入这里面包括

最近的项目逻辑资源不够,因为应用需求,要一组256个四输入的模块,后来改吧改吧,改成了一组165个6....
的头像 FPGA之家 发表于 07-13 09:24 265次 阅读
vLUT表:写 读地址输入、数据输出 入这里面包括

基于FPGA的横向FIR滤波器设计详解

在理论的基础上详细阐述了如何基于Verilog HDL搭建的数字电路,来完成来完成FIR横向滤波器的....
的头像 FPGA之家 发表于 07-08 08:33 557次 阅读
基于FPGA的横向FIR滤波器设计详解

如何在Vivado中实现逻辑锁定和增量编译工程实例说明

本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍,文中有对应工程的下载地址。友情提示....
的头像 FPGA之家 发表于 07-06 10:32 790次 阅读
如何在Vivado中实现逻辑锁定和增量编译工程实例说明

采用FPGA对VGA图形控制器的Verilog设计方法

VGA(视频图形阵列)作为一种标准的显示接口得到广泛的应用。依据VGA显示原理,介绍了利用FPGA实....
的头像 FPGA之家 发表于 06-29 10:05 667次 阅读
采用FPGA对VGA图形控制器的Verilog设计方法

Verilog的基本设计单元模块介绍

Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的,一部分描述接口,另一....
的头像 FPGA之家 发表于 06-26 15:30 1486次 阅读
Verilog的基本设计单元模块介绍

总线的操作时序和操作方式详解

操作时序(timing):各信号有效的先后顺序及配合关系
的头像 FPGA之家 发表于 06-24 16:21 576次 阅读
总线的操作时序和操作方式详解