从赛灵思FPGA设计流程看懂FPGA设计
综合优化（Synthesize）是将硬件语言或原理图等设计输入翻译成由与，或，非门、RAM、触发器等....
RS触发器基本知识：同步RS触发器/主从触发器/JK触发器
在数字电路中，为协调各部分动作一致，常要求某些触发器于同一时刻工作，所以要引入同步信号。
什么是良好的Verilog代码风格？
相对于verilog1995的端口定义，这种定义方式将端口方向，reg或wire类型，端口位宽等信息....
什么是良好的Verilog代码风格？
1. 前言 之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，....
带有同步器的NoC结构是解决FPGA高速时序收敛的关键原因吗？
随着物联网、机器人、无人机、可穿戴/植入设备等低功耗便携式设备越来越普及，超低功耗SoC芯片技术也面....
RapidIO核的仿真以及包时序的分析
它由一个仿真顶层的testbench和两个SRIO核顶层组成。其中顶层的testbench文件sri....
无线通信中的IQ调制，BPSK调制，QPSK调制，16QAM调制的理解
前面我们讲了IQ调制和解调的原理，下来我们看一下如何应用IQ调制来实现MPSK调制（QPSK、8PS....
DisplayPort-DP接口知识
DP设有专用总线，即AUX Channel，用于source和sink之间的握手。因为source是....
一个工程师打算在命令行里编译Xilinx SDK工程
在BSP工程目录下，有文件makefile，执行make命令，也可以编译。在BSP工程目录下，有很多....
雷达信号处理：FPGA还是GPU?
FPGA和CPU一直是雷达信号处理不可分割的组成部分。传统上FPGA用于前端处理，CPU用于后端处理....
基于逻辑门的构成解释如何完成任意逻辑的管级电路设计
明白上述原因后，就可以理解输出的高电平由上管决定，低电平由下管决定。为了保证在某一时刻，输出只能为高....
跨时钟域处理的亚稳态与同步器
我们都知道数字电路中有两个最重要的概念，建立时间和保持时间。通过满足建立时间和保持时间，我们可以确保....
Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？
组合反馈环的时序分析是无穷循环的时序计算，综合、实现等EDA 工具迫不得已一般必须主动割断其时序路径....
FPGA数字信号处理之verilog实现混频器
常见的数字混频器结构如下，由移频模块和求和模块组成。比如信号A、B是输入的两个单音信号，B是上一节讲....
FIR、IIR滤波器的FPGA实现和仿真研究分析
通常根据所加的窗函数的不同，在频域所得的低通滤波器的阻带衰减也不同。常用的窗函数有矩形窗、三角窗、汉....
FIR及IIR滤波器的FPGA实现
所以实际上我们得到的是h(t)抽样后的S平面与Z平面的映射，当Ω以2π/T整数倍改变时，会映射到Z平....
modelsim波形仿真的基本操作了解
在刚接触modelsim时，被其繁复的操作流程所困，一度只能依靠在quartus中修改代码编译后再重....
在ZCU102评估套件上实现NVMe SSD接口的解决方案
NVMeG3-IP 内核提供了一个在 ZCU102 评估套件上实现 NVMe SSD 接口的解决方案....
傅里叶变换、拉普拉斯变换、Z变换剖析
傅里叶变化只能对能量有限的信号进行变换(也就是可以收敛的信号)，无法对能量无限的信号进行变换(无法收....
DDS直接数字式频率合成器基本原理及性能特点
直接数字式频率合成器DDS（Direct Digital Synthesizer），实际上是一种分频....
Modelsim初级使用教程
Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它....
使用开源verilog仿真工具进行文件的编译和仿真
Icarus VerilogIcarus Verilog极其小巧，支持全平台Windows+Linu....
一款售价约280美元的Xilinx Artix-7100T FPGA开发板
FPGA采用的是ArtyA7，一款售价约 280 美元的 Xilinx Artix-7100T FP....
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