gating

在ASIC设计中，项目会期望设计将代码写成clk-gating风格，以便于DC综合时将寄存器综合成clk-gating结构，其目的是为了降低翻转功耗。

一个cell的一个输入为clock信号，另一个输入为gating信号，并且输出作为clock使用，这样的cell为gating cell。

当下这社会，没有几万个Clock Gating，出门都不好意思和别人打招呼！

ICG（integrated latch clock gate）就是一个gating时钟的模块，通过使能信号能够关闭时钟。

大多数低功耗设计手法在严格意义上说并不是由后端控制的，Clock Gating也不例外。

首先，ASIC芯片的clock gating绝对不能采用下面结构，原因是会产生时钟毛刺

SOC（System on Chip，片上系统）设计中，时钟信号的控制对于整个系统的性能和功耗至关重要。本文将带您了解SOC设计中的一种时钟控制技术——Clock Gating，通过Verilog代码实例的讲解，让您对其有更深入的认识。

clock gating和power gating是降低芯片功耗的常用手段，相比power gating设计，clock gating的设计和实现更为简单，多在微架构、RTL coding阶段即可

test_mode接TE的缺点是capture mode下无法测试到functional clock-gating logic，就是functional clock-gating logic完全被

概念： Power/Ground Gating是集成电路中通过关掉那些不使用的模块的电源或者地来降低电路漏电功耗的低功耗设计方法。该方法能降低电路在空闲状态下的静态功耗，还能测试Iddq。 理论

随着集成电路技术的不断发展，芯片中的晶体管数量呈现出爆炸性增长。为了提高性能，降低功耗，SoC设计中采用了各种优化技术

开始之前，我们首先来看一下什么是时钟门控（clock gating）技术，顾名思义就是利用逻辑门技术控制时钟的通断。

每次作为面试官问一些RTL功耗优化的问题时候，都会希望听到一个答案：优化了RTL的clk-gating比例。

现在的深亚纳米工艺的设计中，低功耗已经是一个日渐总要的主题了，尤其是移动市场蓬勃发展起来之后，功耗的要求越来越严格，据传，在高级的手机系统开发的过程中，系统架构的设计，已经精确到每一个服务模块的毫安时（mAH）的级别，所以如果你的芯片功耗控制不下来，很有可能会被手机生产厂家踢出局。

当CK为0时，ECK 恒定为0， q值为E：如果E为1，则q为1，如果E为0，则q为0。 当CK为1时，ECK 恒定为q(n)，即对应的上一次CK为0时，锁存的E值。 因此最终的效果就是，只要E配置成了0，那么ECK会在CK的下降沿跳变成0，随后只要E保持为0，那么ECK一直为0。

通过门控方式不同，一个门控时钟通常可以分为下面基类，

时钟门控（Clock Gating）** 是一种在数字IC设计中某些部分不需要时关闭时钟的技术。这里的“部分”可以是单个寄存器、模块、子系统甚至整个SoC。

当寄存器组的输出端没有驱动或没有变化时，可以关掉寄存器组的时钟来减少动态功耗，此谓门控时钟 (Clock Gating, CG) 技术。

芯片中大部分的动态功耗消耗在时钟网络中。这是由于时钟树上的单元（cells）有较高的翻转率、驱动能力较大且数量较多所导致的。

，通过Power Gating和Clock Gating等技术把功耗降到最低，争取把每次流片（烧钱）的风险降到最低；相比芯片设计流程，FPGA样机的开发人员往往不太注重上述要求，虽然有着与做芯片相同的目标和追求，但往往因为FPGA的可编程性，即便后续发现问题，也可

时钟门控（Clock Gating）是一种在数字IC设计中某些部分不需要时关闭时钟的技术。这里的“部分”可以是单个寄存器、模块、子系统甚至整个SoC。 为什么需要时钟门控:大多数SoC都是power

时钟XOR自门控（Self Gating）基本思路和时钟门控类似，都是当寄存器中的数据保持不变时，通过关闭某些寄存器的时钟信号来降低设计的动态功耗。不过XOR 自门控是利用异或门（XOR）将存储在寄存器中的数据与到达寄存器的数据引脚的数据进行比较，输出门控时钟使能信号。