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Xilinx是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（Intellectual Property）核。

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xilinx技术

XILINX FFT IP的使用（续）

XN_RE: 输入信号,输入数据总线的实部，以2的补码形式输入，位宽8~24比特。

2017-02-11 标签：Xilinx IP FFT 4.1k 0

赛灵思DCM概述和应用技巧

DCM:即 Digital Clock Manager 数字时钟管理，关于DCM的作用：顾名思义DCM的作用就是管理，掌控时钟的专用模块。

2017-02-11 标签：赛灵思 Xilinx DCM 1.8k 0

说说赛灵思（Xilinx ）的FPGA 高速串行收发器

赛灵思（Xilinx）公司FPGA器件的高速串行收发器类别如下

2017-02-11 标签：FPGA 赛灵思 Xilinx 6.9k 0

在FPGA开发中尽量避免全局复位的使用？（5）

在FPGA设计中，我们往往习惯在HDL文件的端口声明中加入一个reset信号，却忽略了它所带来的资源消耗。仔细分析一下，竟会有如此之多的影响：

2017-02-11 标签：FPGA 赛灵思 Xilinx 1.2k 0

在FPGA开发中尽量避免全局复位的使用？（4）

在某种意义上讲，这是一个上电之后的“终极的”全局复位操作，因为它不仅仅是对所有的触发器进行了复位操作，还初始化了所有的RAM单元。

2017-02-11 标签：FPGA 赛灵思 Xilinx 703 0

ISE13.1调用Modelsim10.0出现的一点小问题及解决过程

在System Generator做了点仿真，验证成功之后，自动生成了testbench文件，然后在ISE中打开生成的工程，调用Modelsim选择be...

2017-02-11 标签：Xilinx ISE 2.3k 0

Xilinx FPGA用户约束文件

其中“location”可以是FPGA芯片中任一或多个合法位置。如果为多个定位，需要用逗号“,”隔开，如下所示

2017-02-11 标签：FPGA Xilinx 1.4k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载8：Spartan

Spartan-6的时钟缓冲器/多路复用器（BUFG或BUFPLL）可以直接驱动时钟输入信号到时钟线上，或者通过多路复用器在两个不相关的信号甚至异步时钟...

2017-02-11 标签：Xilinx 可编程逻辑 Spartan 1.3k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载7：Spartan

时钟布线资源具有高速、低SKEW的特点，它对系统设计非常重要，即使系统速率不高，也应该关注时钟设计，以消除潜在的时钟危险。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 906 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载6：Spartan

Spartan-6的每个SLICE 有8个存储元件，可以实现存储功能。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.4k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载4：2.1 Spartan

Spartan-6每个CLB模块里包含两个SLICE。CLB通过交换矩阵和外部通用逻辑阵列相连，如图2-1和图2-2所示。底部的SLICE标号为SLIC...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 969 0

用于 Xilinx FPGA Zynq 7 的电源解决方案

该参考设计采用多种 TPS54325 和其他 TI 电源器件，是适用于 Xilinx Zynq FPGA 的全套电源解决方案。输入电压达到 12V 后，...

2017-02-11 标签：FPGA 赛灵思 Xilinx 3.4k 0

7 FPGA大数据互联及视频系统开发板

Digilent Genesys 2是一款基于Xilinx强大的Kintex-7?FPGA芯片的高性能打开即用型数字电路开发平台。Genesys 2拥有...

2017-02-11 标签：FPGA Xilinx 1.2k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载27：Spartan

Vrtex-6 HXT器件内的GTH模块比GTX有更高的线速率，用它可以实现最高性能的高速串行收发器。GTH具有如下特性。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.9k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载26：Spartan

Virtex-6支持多种高速串行接口，其中高速串行模块GTX收发器可以实现150Mbit/s～6.5Gbit/s的线速率。GTX收发器是芯片与芯片之间、...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载25：Spartan

Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 3.2k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载24：Spartan

为了适应越来越复杂的DSP运算，Virtex-6中嵌入了功能更强大的DSP48E1 SLICE，简化的DSP48E1模块如图5-16所示。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.9k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载23：Spartan

Virtex-6中嵌入BRAM，大大拓展了FPGA的应用范围和应用的灵活性。BRAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及F...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.4k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载22：Spartan

除了丰富的时钟网络以外，Xilinx还提供了强大的时钟管理功能，提供更多更灵活的时钟。Xilinx在时钟管理上不断改进，从Virtex-4的纯数字管理单...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.6k 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载21：Spartan

为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1.6k 0

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