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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

SpinalHDL运行VCS+Vivado相关仿真

本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。自此仿真设计一体化不是问题。

2022-08-10 标签：Xilinx 仿真 VCS 3.5k 0

时钟周期约束详细介绍

时钟周期约束：时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。

2022-08-05 标签：fpga 时序约束 Vivado 5k 0

如何在Vivado中更改自定义的Interface

因为 BD 中连线太多，所以想自定义下 interface 简化连线，定义好了一个 interface，但当准备在自定义 IP 中指定它时，发现我把一个...

2022-08-02 标签：Interface Vivado 3.8k 0

创建输入输出接口时序约束的窍门

时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次...

2022-08-02 标签：接口时序约束 Vivado 3.3k 0

ZU+MPSOC HDMI设计移植案例分享

ZU+MPSOC器件在汽车电子、工业控制、机器视觉、智能安防、智慧城市等行业中已经有着广泛的应用，三年前在做一个ZCU106开发板的TRD（Target...

2022-08-02 标签：HDMI 移植 Vivado 5.1k 1

使用AXI4-Lite将Vitis HLS创建的IP连接到PS

在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 ...

2022-08-02 标签：AXI4 Vivado Vitis 1.2k 0

如何升级Vivado工程脚本

Vivado可以导出脚本，保存创建工程的相关命令和配置，并可以在需要的时候使用脚本重建Vivado工程。脚本通常只有KB级别大小，远远小于工程打包文件的...

2022-08-02 标签：脚本 Vivado 2.4k 0

如何在Vitis中把设置信息传递到底层的Vivado

在Vitis完成这个过程的底层，实际调用的是Vivado。Vitis会指定默认的Vivado策略来执行综合和实现的步骤。当默认的Vivado策略无法达到...

2022-08-02 标签：Vivado Vitis 1.8k 0

如何在Vitis中把设置信息传递到底层的Vivado

本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。

2022-08-02 标签：Vivado Vitis 1.5k 0

如何调试设计中的时钟域交汇问题

本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domai...

2022-08-02 标签：调试时钟域 Vivado 543 0

硬件中存在DDR4校准错误的调试方法与根本原因分析

本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准错误，不同板以及不同构建 (build) 之间出现的故障并不一致。本篇博文...

2022-08-02 标签：DDR4 时序校准 8.5k 0

时钟域交汇相关处理错误的根本原因分析

本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。

2022-08-02 标签：时序时钟域 Vivado 1.8k 0

Vivado IP中的Shared Logic到底是干嘛的

在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注...

2022-08-02 标签：IP Logic Vivado 2.4k 0

创建AXI Sniffer IP以在Vivado IP Integrator中使用教程

在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer I...

2022-07-08 标签：接口 AXI Vivado 1.4k 0

如何将AXI VIP添加到Vivado工程中

在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲...

2022-07-08 标签：接口 AXI Vivado 2.7k 0

vivado的sdk开发工具记录

使用像ZYNQ这样的SOC架构的FPGA，开发难度比较大的，能熟练开发FPGA已经很难了，ZYNQ需要硬件逻辑开发，然后还要开发ARM。

2022-07-05 标签：fpga SDK开发 Vivado 3.3k 0

Vivado提供的参数选项

在FPGA设计里，设计仿真完成RTL代码设计后便是交给设计套件进行综合及布局布线。在综合过程里，Vivado里提供的参数选项有点儿多，今天闲暇抽空梳理下。

2022-07-03 标签：寄存器 Vivado RTL代码 4.9k 0

Vivado使用技巧时钟的基础知识

波形（waveform）以列表的形式给出，表中包含上升沿和下降沿在周期中的绝对时间，以ns为单位；第一个上升沿对应于第一个值，第一个下降沿对应第二个值；...

2022-07-01 标签：波形 Vivado 5.4k 0

在Vivado中创建基于IP集成器(IP Integrator)的设计

Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC...

2022-06-08 标签：Xilinx Vivado IP集成器 3.5k 0

一文详解Vivado的ECO流程

有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。

2022-04-29 标签：TCL ECO Vivado 6.3k 0

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　　半导体行业隶属电子信息产业，属于硬件产业，以半导体为基础而发展起来的一个产业。
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