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时序分析时FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。
1. 时钟相关
时钟的时序特性主要分为抖动（Jitter）、偏移（Skew）、占空比失真（Duty Cycle Distortion）3点。对于低速设计，基本不用考虑这些特征；对于高速设计，由于时钟本身的原因造成的时序问题很普遍，因此必须关注。
1. 时钟抖动 （clock jitter）
理想的时钟信号应该是理想的方波，但是现实中的时钟的边沿变化不可能是瞬变的，它有个 从低到高 / 从高到低 的变化过程，如图1所示。
常见的抖动参数有3种：
周期抖动（Period Jitter）：
周期抖动率（Period Jitter）测量时钟输出传输偏离其理想位置的最大偏离。Period Jitter代表周期差抖动的上下边界。
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