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电子发烧友网>电子资料下载>可编程逻辑>FPGA/ASIC>CMOS电平的介绍和CMOS的闩锁效应详细概述

CMOS电平的介绍和CMOS的闩锁效应详细概述

2021-01-06 | rar | 0.12 MB | 次下载 | 免费

资料介绍

  本篇主要针对CMOS电平,详细介绍一下CMOS的闩锁效应。

  1、Latch up

  闩锁效应是指CMOS电路中固有的寄生可控硅结构(双极晶体管)被触发导通,在电源和地之间存在一个低阻抗大电流通路,导致电路无法正常工作,甚至烧毁电路。

  · Latch up是指CMOS晶片中,在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流;

  · 随着IC制造工艺的发展,封装密度和集成度越来越高,产生Latch up的可能性会越来越大;

  · Latch up产生的过度电流量可能会使芯片产生永久性的破坏,Latch up的防范是IC Layout的最重要措施之一;

  · Latch up最易产生在易受外部干扰的I/O电路处,也偶尔发生在内部电路。

  Q1为垂直式PNP BJT,基极(base)是nwell,基极到集电极的增益可达数百倍;Q2是侧面式的NPN BJT,基极为P substrate,到集电极的增益可达数十倍;Rwell是nwell的寄生电阻Rsub是substrate电阻。

  以上四元件构成可控硅(SCR)电路,当无外界干扰引起触发时,两个BJT(可控硅结构)处于截止状态,集电极电流由C-B的反向漏电流构成,电流增益非常小,此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时,会反馈至另一个BJT,从而使两个BJT因触发而同时导通,VDD至GND间形成低阻抗通路,Latch up由此而产生。

CMOS IC 晶体管
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