7系列FPGA中的POST_CRC错误检测与恢复策略

注意：本博文介绍了利用 POST_CRC 试错的方法，但总体而言，赛灵思推荐在所有架构上使用 Soft Error Mitigation (SEM) IP。SEM IP 提供了一种可用于测试 SEU 检测与纠正能力的机制并提供了更强大的调试能力。

本博文中讨论的功能仅支持 7 系列器件。

功能	7系列FPGA	Kintex UltraScale 和 Virtex UltraScale	Kintex UltraScale+ 和 Virtex UltraScale+
Readback CRC/POST_CRC	是	否，使用 SEM IP 替代	否，使用 SEM IP 替代

赛灵思 FPGA 中循环冗余校验 (CRC) 的不同类型：

1) 一般 CRC 校验

在一般比特流加载过程中，CRC 校验利用 CRC 寄存器进行。该“CRC 寄存器”的描述详见《7 系列 FPGA 配置用户指南》(官网搜索 UG470)。

FPGA 在比特流被加载时计算 CRC 值，然后该值与在比特流加载结束时预期的 CRC 值进行比较。如果两个值匹配，则FPGA 成功加载。

一般情况下默认启用 CRC 校验。比特流属性为 BITSTREAM.GENERAL.CRC，其中有效选项包括“ENABLE”（启用）或“DISABLE”（禁用）。

2) 回读 CRC/POST CRC 校验

POST_CRC 校验在配置 FPGA 之后，设计运行过程进行。

一般情况下，比特流 CRC 校验是一种独立功能，具有其自己的 CRC 校验寄存器。POST_ CRC 校验具有用于存储校验值的不同以上比特流 CRC 的寄存器。

启用 POST_CRC 校验的目的

启用 POST_CRC 校验的目的是检测单粒子翻转 (SEU)。SEU 导致配置存储器中的数位翻转。POST_CRC 可与 FRAME_ECCE2 原语配合使用，以便提供针对此等错误的额外功能和更好的可见性。我们可利用 FRAME_ECCE2 的输出监控错误检查和纠正 (ECC) 和回读 CRC 电路的状态。

如需了解更多有关 FRAME_ECCE2 原语的详细信息，请参阅《Vivado Design Suite 7 系列 FPGA 和 Zynq-7000 SoC 库指南》(官网搜索 UG953)。

用户通常想要测试这种崩溃发生时的实例，以便确保此等错误被成功检测到。测试插入错误的一种方法是编辑 PRE_COMPUTED CRC 值。

测试插入错误的步骤

将以下设置放置在设计 XDC 中：

set_property POST_CRC ENABLE [current_design]

#Enables the Post CRC checking

set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]

#Determines an expected CRC value from the bitstream

set_property POST_CRC_ACTION CONTINUE [current_design]

#Even if a CRC error is detected, continue CRC checking.

#Other options include HALT, CORRECT_AND_CONTINUE and CORRECT_AND_HALT

set_property POST_CRC_INIT_FLAG ENABLE [current_design]