讲解几点关于FIFO IP核使用时的注意事项

前言

FIFO？还是FIFO IP核？这也需要写总结吗？太容易了吧。如果我是一个正在处于面试找工作中的年轻人，肯定关注的是如何手撕FIFO，这也是当时校招时候干过的事情。但是作为一个FPGA 工程师，我们更常使用的是FIFO的IP核，或者必然使用的是FIFO IP核，简单快捷优化。使用FIFO IP核的时候，或者设计电路使用FIFO IP的时候，对于新手或者不是精通的情况下，个人建议一点是对自己定制的FIFO仿真一下（或者严格遵守数据手册），做到时序关系清晰后，再设计电路。注意：不要不屑于此！

下面讲解几点关于FIFO IP核使用时的注意事项，想到哪里到哪里!

位宽转换

分布式ram资源的FIFO不能变换位宽

Block RAM资源可以变化位宽

Builtin FIFO资源不能变化位宽

FIFO 安全电路

FIFO定制页面存在一个Enable Safety Circuit，如下：

选择此选项，存在两个额外输出信号：

如果不选择Enable Safety Circuit，则不存在这两个信号输出：

此选项仅仅针对基于Bram资源的FIFO定制，如果使用分布式RAM资源，则不可选择：

同理Builtin FIFO资源的FIFO也不可选择。

假如使用的是此Block RAM资源的FIFO，选择此信号，有什么作用呢？多出来的两个信号是什么意思？有什么用途？笔者曾在仿真中犯过一个错误，就是在复位后的几个时钟直接给写使能，可是怎么写也写不进去数据，后来发现是wr_rst_busy处于高电平状态，自然是不能写的。所以判断写使能有效，可以将此信号作为判断条件之一，如果该信号为高，则不能写入。

这就引发一个疑问？既然存在这样一个问题，那么多久之后才能对FIFO写入数据呢？那就要看复位无效之后多久这个信号才能被拉低，且仿真看看：

可见，大概20多个时钟周期之后，这个信号就拉低无效了。这样会不会对我们使用FIFO有影响呢？可以想象下20多个时钟才多长时间，周期ns级别，况且写使能可以以此信号作为写使能有效条件，因此可以很容易规避这个问题，这里列出来的原因就是为了仿真时候，如果遇到了写不进去的情况时，考虑下这个问题，以免莫名其妙，百思不得其解。

Xilinx对安全电路的使用还有一条建议，就是选择异步复位时，有可能导致BRAM数据的损坏，此时推荐使用安全电路。

对于异步FIFO而言，好像也只能使用异步复位，这就更有必要性了。