基于FPGA和高速ADC实现多通道通用信号处理平台的设计方案

引言

传统的6U三通道通用信号处理平台由通用信号处理模块和激励接收模块组成。通用信号处理模块一般采用3个独立的通道，每通道为DSP+FPGA的结构。激励接收模块一般按频段划分为多个种类。随着航电系统综合化和软件无线电理论的发展，对高速采样、信号处理、软件重构能力和小型化的要求越来越高。需要设计出一种集成度更高、重构方式更灵活、采样速率可动态配置的新型通用信号处理平台。

本文方案在传统的6U三通道通用信号处理模块基础上，通过采用FPGA分区加载技术，将FPGA数量由三片减少到一片，减少PCB布板面积并降低了系统功耗，从而使激励接收模块的采样功能集成到通用信号处理模块上。

1、 硬件架构

新型多通道通用信号处理平台主要包括高速AD芯片、Xilinx最新UltraScale系列FPGA和TI的多核DSP，原理框图如图1所示。其中FPGA和高速ADC之间数据传输采用JESD204B接口总线。

新型多通道通用信号处理平台与传统通用信号处理平台的差别如图2所示。采用大容量FPGA和分区加载技术，将传统实现中三个FPGA中的功能放在一个大容量FPGA的3个静态区中。通过局部重构多种功能的方法简化了波形重构设计，满足多通道波形独立并发运行的需求，并且便于后期功能扩展。

1.1 数据处理单元

数据处理单元主要包括一个Xilinx公司的Kintex ultrascale系列FPGA处理单元和3个DSP处理单元。ADC采集数据通过JESD204B接口传输到FPGA进行数据预处理，实现实时数字信号处理。FPGA预处理后的数据通过EMIF总线传输给DSP实现信号识别、解调和解码等功能。

1.2 ADC采集单元

ADC采集单元采用采样率为1 GS/s、JESD204B接口的ADC转换器。选用抖动小的时钟源，差分信号采样时钟，采用专用的低相位噪声时钟分配器，时钟抖动可小于1 ps。外部输入的模拟信号由ADC转换为数字信号，然后通过JESD204B接口传输给FPGA。

1.3 管理单元

管理单元采用CPLD实现程序加载、在线更新、电源控制以及温度、电压采集等板卡健康状态的管理。

2、 运行流程

2.1 初始化流程

新型多通道通用信号处理平台初始化流程见图3，主要完成模块加电、芯片初始化、版本选择控制和加电自检等功能，为平台正常运行做准备。

2.2 FPGA动态加载、在线更新功能

FPGA动态加载、在线更新电路如图4所示，不同功能软件版本存放在FPGA的Flash中，其中包括一个用于在线更新的基础版本。上电时按照系统规划加载默认版本。

DSP接收到主机FPGA动态加载指令后，通过CPLD切换FPGA的Flash高位地址选择相应版本加载到FPGA中，并通过DONE信号检测加载完成情况。

DSP接收到主机FPGA在线更新指令后，通过CPLD控制FPGA加载基础版本，并接收更新的程序文件写入FPGA的Flash相应地址。写入完毕后若校验成功，则完成在线更新流程，否则上报在线更新异常状态。

2.3 DSP动态加载、在线更新功能

DSP动态加载、在线更新电路如图5所示，不同功能软件版本按照规划存放在DSP的Flash中，其中也包括一个基础版本。上电时按照系统规划加载默认版本。

DSP接收到主机DSP动态加载指令后，通过CPLD切换DSP的Flash高位地址选择相应版本加载到DSP的RAM中，然后复位DSP运行程序。

DSP接收到主机DSP在线更新指令后，通过CPLD控制加载DSP基础版本，DSP基础版本接收更新的程序文件写入DSP的Flash相应地址。写入完毕后若校验成功，则完成DSP在线更新流程，否则上报在线更新异常状态。

2.4 采样速率动态配置功能

采样速率动态配置电路如图6所示。上电AD配置默认速率，DSP接收到AD速率指令后，通知CPLD中的microBlaze配置时钟分配电路产生规定的采样时钟，并对AD进行相应的设置。

DSP接收到主机DSP动态加载指令后，通过CPLD切换DSP的Flash高位地址选择相应版本加载到DSP的RAM中，然后复位DSP运行程序。

3、 结论

新型多通道通用信号处理平台由传统的通道资源独立架构演变为通道资源共享架构，并且集成了数据采集和信号处理功能，实现了小型化设计。该方案满足对体积、功耗和重量要求严苛的应用平台需求，已成功应用于多个工程项目，可广泛应用于航空、航天、通信、雷达等领域。

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