通过CPLD器件实现雷达接收机的自动增益控制电路的设计

1、概述

雷达观测的目标有大、有小，有远、有近，因此反射信号的强弱程度可能变化很大。当大目标处于近距离时，其反射信号很强，就会使接收机发生过载现象，破坏接收机的正常工作。为了防止强信号使接收机过载，需要对接收机的增益进行调节；在跟踪雷达中，为了保证对目标的自动方向跟踪，要求接收机输出的角误差信号的强度只与目标偏离天线轴线的夹角D（称为误差角）有关，而与目标的远近、反射面积的大小等因素无关（即误差信号实现归一化），因此采用自动增益控制电路（AGC）。

数字增益控制电路的原理图示如图1所示，其中IF是中频输入信号，Lo是相干信号。

对于单脉冲跟踪雷达而言，图1是和支路的电路框图，他是一个闭环系统，为了保证2个差支路输出的角误差信号与目标的远近无关，和路产生的AGC控制码必须同时对2个差路进行增益控制，为了补偿和差三路的数控衰减器的不一致性，通常利用ROM来修正差路的控制特性曲线，以和路AGC控制码为地址，ROM内的数据是和路AGC控制码所对应的差路AGC控制码。

2、用CPLD器件实现DAGC运算

由ALTERA公司所推出的复杂可编程逻辑器件（CPLD）有各种系列的产品。其中EPFl0K系列集成度达到了上万门，并含有较大容量的内部存储器，可以在单个器件内集成大量的功能单元，实现复杂的逻辑电路。

VerilogHDL是在应用最为广泛的C语言基础上发展起来的一种硬件描述语言，VerilogHDL提供了非常精简和易读的语法，相比较而言，VHDL的描述长度是VerilogHDI。的2倍。设计者只要学会Verilog一门语言，就可以应付逻辑设计中所有方面的事情。

IQ解调放大后的零中频模拟信号经A／D转换电路变成数字信号至DAGC电路，DAGC电路采用单片CPLD器件（EPFl0K100EQC240-1），器件内部的运算全部采用VerilogHDL语言编程实现，子程序包括：求模运算、门限、积分器及时序电路。DAGC电路的内部逻辑图如图2所示。求模运算相当于传统模拟AGC电路中的峰值检波器，通常有2种方法可实现求模运算：一种是查表法；另一种是采用经验公式来计算。为了简化程序，这里介绍经验公式的算法：

通过CPLD器件实现雷达接收机的自动增益控制电路的设计

模值=“二选大”+0．416×“二选小”

先对I路信号和Q路信号分别取绝对值，用比较器判断二者的大小，取其中大的值给“二选大”，小的值给“二选小”，在程序中调用一次乘法器，和一次加法器即可计算出信号的模值。

为保证接收机的灵敏度，采用带门限的AGC电路（又称延迟式AGC电路），对输入信号与门限值之比取对数，即为输入信号与门限的误差，对数运算可利用CPLD器件的片内ROM用查表法实现。

积分器的功能是记忆前一采样周期的AGC控制码，并根据本次采样周期计算的误差值对其进行调整，最终使接收机的视频输出幅度稳定在门限电平附近，幅度起伏小于1dB。

3、数控衰减器在中频电路中引入的冲击振荡问题

由于AGC控制码的开关作用会在数控衰减器的输出端产生冲击振荡，这种冲击振荡是不可消除的，他会对中频信号造成干扰，成为假目标，破坏接收机的正常工作。采取以下措施可将这种冲击振荡对接收机的影响降至最小。

（1）合理设计时序电路

数控衰减器产生的冲击振荡虽然不能彻底消除，但如果把AGC控制码的变化控制在雷达的休止期内，就会避免冲击振荡干扰中频信号。时序电路用以产生所有功能模块所需的同步信号，时序信号的波形图如图3所示。

通过CPLD器件实现雷达接收机的自动增益控制电路的设计

（2）数控衰减器的延迟时间必须尽可能小，具体数值主要取决于雷达休止期的时间。

4、数控衰减器的实现

数控衰减器的实现方法有2种：一种是用开关选I通电组网络实现，其缺点是小衰减量位电路是失配的，I驻波比较大，高衰减量位的精度不易保证，组合起来I积累误差较大。另一种是使用D／A转换器输出控制模拟衰减器实现数控衰减器，控制精度容易保证，功能图如图4所示。模拟衰减器控制的线性度一般比较差，AGC控制码通常是8b，直接用这8b数据输入给D／A转换器去控制模拟衰减器，其控制精度是不能满足接收机的指标要求的，图4中的CPLD器件实际上是实现了EPROM的功能，EPROM的地址是AGC控制码，其数据输出可以选择12b，选用12b的D／A转换器输出控制模拟衰减器，控制精度可达到0．5dB。如果这部分电路放在中放盒里，CPLD器件可选择EPM7128SLC84-6，虽然该器件没有片内存储器，但用VerilogHDL语言编程很容易实~EPROM的功能，单片EPMTl28器件可替代4个8b的EPROM器件，实现电路的小型化。

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