MC100EP195 3.3 V ECL可编程延迟芯片

NECL / PECL输入转换。

延迟部分由可编程的门和多路复用矩阵组成，如数据手册逻辑图所示。 EP195的延迟增量具有大约10 ps的数字可选分辨率和高达10.2 ns的范围。所需的延迟由10个数据选择输入D（0：9）选择，这些输入通过锁存使能（LEN）控制上的高电平信号锁存在芯片上。 MC10 / 100EP195是一款可编程延迟芯片（PDC），主要用于时钟偏移和时序调整。它提供差分的可变延迟数据表中显示了与D0（LSB）到D9（MSB）相关的变化抽头数的近似延迟值。

因为EP195是使用多路复用器链设计的具有2.2 ns的固定最小延迟。附加引脚D10用于级联多个PDC，以增加可编程范围。级联逻辑允许完全控制多个PDC。

选择输入引脚D0-D10可以通过V _EF （引脚7）和V _{CF之间的互连组合进行阈值控制}（引脚8），用于CMOS，ECL或TTL电平信号。对于CMOS输入电平，保持V _CF 和V _EF 打开。对于ECL操作，短V _CF 和V _EF （引脚7和8）。对于TTL电平操作，将1.5 V电源参考连接到V _CF 并保持打开V _EF 引脚。 V _CF 引脚的1.5 V基准电压可以通过在V _CF 和V _EE 之间放置一个1.5k欧姆或500欧姆的电阻来实现。分别为3.3 V或5.0 V电源。

V _BB 引脚是内部产生的电源，仅适用于此器件。对于单端输入条件，未使用的差分输入连接到V _BB 作为开关参考电压。 V _BB 也可以重新连接AC耦合输入。使用时，通过0.01 uF电容去耦V _BB 和V _CC 并限制电流源或