一种轨道电路信号车载采集系统

　　1 系统总体设计

　　本数据采集系统的设计主要分为硬件和软件设计两部分。其中硬件设计主要包括信号调理、A/D转换、数据存储、控制部分以及USB接口部分等实现内容。

　　系统软件设计分为USBN件(Firmware)、USB设备驱动程序以及主机应用程序三部分内容。在Windows操作平台下，主机应用程序通过USB设备驱动程序与系统硬件接口USBDI(USBDeviceInterface)进行通信，然后由系统产生USB数据的传送动作。固件则是运行在接口芯片中的代码，用以响应各种来自系统的USB标准请求，完成数据的交换工作和事务处理。系统结构框架图如图1所示。

　　

 

　　2 系统硬件设计

　　USB数据采集板硬件电路设计实现共分为5大部分，它们分别是信号调理、A/D转换、数据存储、控制部分以及USB接口部分。

　　2.1 信号调理

　　信号调理部分由脉冲计数式鉴频器完成。它由四部分组成(如图2所示)，即过零比较器、微分电路、脉冲形成电路和低通滤波器，输入的调频波Ui(t)经过零比较器后变成调频方波信号U1(t)，调频方波信号通过微分电路后变为微分脉冲序列U2(t)，微分脉冲序列经过脉冲形成电路后变为等脉宽的方波脉冲序列U3(t)，等脉宽的方波脉冲序列通过低通滤波器后就输出调制信号Uo(t)。鉴频器各部分的波形如图3所示。

　　

 

　　2.2 主控芯片的工作方式

　　本设计采用的主控芯片是Cypress公司的USB2.0控制芯片CY7C68013，它与计算机通过USB接口相连，使设备能在PC机的控制下进行操作。USB主控芯片通过逻辑控制电路连接到FIFO和A/D转换后的数据传送至FIFO芯片进行缓冲，缓冲后的数据输入主控芯片的从FIFO中，然后从FIFO以DMA(直接内存存取)的方式经由SIE(串行接口引擎)传给PC机。

　　为了实现高速数据采集的功能，A/D芯片采用的ADl*，它是一款12位，最高转换速度可达100kHz的A/D转换芯片，考虑到对FIFO容量的需求，系统采用GPLD和FIFO来实现。选用IDT7205完成数据缓存。其最高工作频率为133MHz，容量为8kB，能满足设计要求。

　　CY7C68013与外设有两种接口方式：通用可编程接口GPIF方式和从属FIFO方式。GPIF的核心就是一个可编程状态机，可产生6个控制和9个地址输入信号，并能接收6个外部和2个内部“ready”输入信号。GPIF向外部接口产生正确的选通信号和握手信号，外部接口用于对FIFO数据的传进和传出。GPIF是主机的方式，而从属FIFO方式是从机方式，它由外部控制器控制，可像对普通FIFO一样对FX2的多层缓冲FIFO进行读写。FX2的从属FIFO工作方式可设为同步或异步，工作时钟可选为内部产生或外部输入，其它控制信号也可根据需要设置为高有效或低有效。

　　2.3 FlF0的数据缓存作用

　　由于A/D最高采样频率可达100MHz，而主控芯片CY7C68013中的FIFO只有4kB，不能满足A/D数据转换器的要求，因此需要在A/D和CY7-C68013之间增加一个高速的FIFO来缓存数据。FIFO是先进先出的数据缓存器，数据在其内部顺序写入、顺序读出，其数据地址由内部读写指针自动加1完成。它具有双口输入输出、采集传送速度快等特点，能满足高速数据传输的要求。由FIFO构成的数据缓冲电路主要部分的接口电路如图4所示。

　　

 

　　IDT7205有两种工作模式，即IDT标准模式和FWFT模式。本设计中采用IDT标准模式，这种模式通过FF、PAF、PAE、HF、EF五个标志位来实现数据的传输。/WEN(写使能端)置为有效时，数据可以写入FIFO。在WLCK(写时钟)的控制下，数据持续写入FIFO，当第一个数据被写入时，/EF(空标志)无效，数据不断地写入FIFO，即将写满时/PAE(将空标志)无效，/PAF(将满标志)有效，表示FIFO即将写满。当FIF0写满时，/FF(满标志)置为有效，控制A/D芯片停止写数。开始读数据时的第一个读操作使/FF置为无效，此时开始持续地读取数据，当FIFO中数据减少到一定程度，会使/PAF(将满)和/HF(半满)两个标志位置为无效，持续读出数据，而不写入数据;当FIFO中只剩下N个字时(N为空状态的缺省值)，/PAF有效;当FIFO中的数据被全部读出时，/EF置为有效，此时控制主控芯片停止读取数据，与此同时A/D也开始下一个读取数据过程。