同步数字体制（SDH）数字交叉连接（SDXC）矩阵的设计原理

要：介绍了一种基于现场可编程逻辑阵列（FPGA）的同步数字体制（SDH）数字交叉连接（SDXC）矩阵的设计原理，该矩阵可以实现2条STM-1输入信号中126个TU-12支路之间任意的无阻塞交叉连接。该交叉连接矩阵使SDH传输网络具有灵活的组网方式及有效的自动化管理和维护功能。

    关键词：同步数字体制（SDH）  SDH数字交叉连接（SDXC）  现场可编程逻辑阵列（FPGA）

SDH数字交叉连接（SDXC）设备是SDH光纤传输网的重要网元，是一种兼有复用、配线、保护/恢复、监控和网管的多功能传输设备。SDXC设备的核心器件是交叉连接矩阵，用以实现N条输入信号中一定等级的各个支路之间任意的交叉连接。

目前国外进口的SDXC专用集成电路，由于为了兼顾各种不同速率信号间的交叉连接，大都结构复杂、功能冗余、价格昂贵。本文介绍了一种根据实际传输系统需要而设计的SDXC矩阵，由于功能专一，因而其结构相对简单，使用现场可编程逻辑阵列（FPGA）即可实现。该SDXC矩阵可以实现2条STM-1输入信号中126个TU-12支路之间任意的完全无阻塞交叉连接，已成功地应用于我部研制的SDH光纤传输系统（155Mbps）中。

1 STM-1的复用结构

本文所介绍的SDXC矩阵是一个双入双出交叉连接矩阵，输入输出码流为STM-1信号，最小交叉连接单位为STM-1帧结构中的1列（4列构成1个TU-12）。为了说明该SDXC矩阵交换结构的设计，有必要先对STM-1的帧结构以及STM-1信号中低阶信号向高阶信号复用的过程及结构作一个分析。

如图1所示，国际电联在ITU-T G.707中，对STM-1信号的帧结构作了规定。规定STM-1帧由9行270列的数据块构成。传输时按由左到右、由上到下的顺序排成串行码流依次传输，帧周期为125μs。其中第一行包含9个开销字节和261个净荷字节（图中阴影部件）。开销区域又分为段开锁区（SOH）和管理单元指针区。SOH主要包含帧的配置、操作及管理信息。指针用来指示数据在净荷区的实际起始点。净荷区包含数据通道的数据以及低阶信号在向高阶信号复用时所加入的通道开销。

在我们的设计中，最小的交换支路单元为TU-12，它在STM-1信号中的复用过程如图2所示。

首先，准同步信号E1进入容器C-12，再经过码速调整被映射进虚容器VC-12，然后经指针调整被适配到支路单元TU-12中，由TU-12开始实现低阶信号向高阶信号的复用。3个TU-12的时隙数据通过字节间插复用成1个支路单元组TUG-2；7个TUG-2通过7个字节的字节间插复用成1个更大的支路单元组TUG-3；同样，3个TUG-3通过3字节的间插复用进入虑容器VC-4，然后再经指针调整被适配进管理单元AU4及管理单元组AUG，最后加上开销部分构成SDH的STM-1帧。

我们可以用图3来说明了63个TU-12映射和复用到一个STM-1帧（确切地说是VC-4）中的过程以及各个TU-12在VC-4中位置。

如图3所示，每个VC-4所包含的3个TUG-3可以被编号为1～3，每个TUG-3所包含的7个UTG-2可以被编号为1～7，而每个TUG-2所包含的3个TU-12又可以被编号为1～3。注意，由图可以看出，每个TU-12在STM-1中占4列。我们可以用K、L、M来表示某个TU-12在STM-1中的位置，其中M表示该TU-12的在TUG-2中的编号，L表示它所在的TUG-2号（1～7），K表示它所在的TUG-3号（1～3）。则TU-12（K，L，M）在VC-4中的列数可用下面的公式表示：

列数=10+[K-1]+3×[L-1]+21×[M-1]+63×[X-1],其中X=1～4。

例如，TU-12（1，1，1）位于VC-4的第10、73、136、199列；而TU-12（3，7，3）位于VC-4的第72、135、198、261列。

由此可以看出，STM-1中的TU-12 交换实际上是STM-1中列的交换。

假设要将TU-12（1，1，1）交换到TU-12（3，7，3）的位置上，只需钭VC-4的第10、73、136、199列交换到VC-4的第72、135、198、261列。需要注意的是，这种交换的实现必须要保证AU-4的指针调整要被TU的指针调整所吸收，使STM-1中的TU处于固定的位置以便进行交换。

2 SDXC交叉矩阵的设计原理

如图4所示，我们所设计的SDXC矩阵是一个双入双出交叉连接矩阵，它包含两上交换单元。每个交换单元实现两路STM-1码流的单步无阻塞时隙交换。每次时隙交换以STM-1帧中的1行（270字节）为单位，因此交换帧的速率为STM-1帧速率的9倍。同一个交换单元中的两个时隙交换器与同一条输出总线相连，并且由同一个连接存储器控制。

图5为交换单元的结构框图。每个交换单元包含一对数据存储器，一个连接存储器以及一个输出复用器。下面分别介绍。

2.1 数据存储器

如图5所示，每个数据存储器包含两页容量均为270×8bit的双口RAM，由它们构成双缓存的交换核。在每一个交换帧周期中，输入STM-1码流数据在时序发生器产生的写地址的控制下，被顺序地写入数据存储器的一页RAM（非激活页）中。同时按照连接存储器提供的地址表，将上一个交换帧所写入的STM-1码流数据从数据存储器的另一页RAM（激活页） 中读出来。这两页RAM的功能（读、写）将在每个交换帧的边界翻转，这样可以使每个交换帧输出的码流具有固定的帧延迟（1个交换帧周期，约为14μs），以便最终形成完整连续的STM-1输出数据码流。每个交换单元所包含的两个数据存储器，分别对应于交换单元的两个输入总线。

2.2连接存储器

参看图5，连接存储器由双页容量均为270×13bit的双口RAM构成。在每一个交换帧周期内，交换信息在时序发生器产生的读地址的控制下，被顺序地由连接存储器的激活页中读出来，作为数据存储器的读地址和输出复用器的控制信息。通过一条共同的总线接口，可读写连接存储器，因此连接存储器具有可编程性。通过编程即可对数据存储器和输出复用器的交叉动作进行配置，这种配置以时隙为单元。我们可以将预定的交叉连接信息写入连接存储器的非激活页，而后在交换帧的边界对这两页RAM的功能（读、写）进行翻转。

2.3 输出复用器

参看图5，输出复用器由选择逻辑构成，这些逻辑由连接存储器控制，因此也是可编程的。输出复用器的功能是选择交换单元输出时隙的数据源（输入A、输入B）。

这样，通过两个交换单元即可对两条输入的STM-1码流中的TU-12支路进行任意的时隙交换和交叉连接，形成两条支路重组的STM-1输出码流。

本文介绍了一种根据实际传输系统需要而设计的基于FPGA的SDXC矩阵。该交叉连接矩阵具有结构简单、易于实现、成本低廉等特点，已成功地应用于我部研制的SDH光纤传输系统（155Mbps）中。