DSP系统中信号完整性的实例分析

　　现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。

　　1 信号完整性问题及其产生机理

　　信号完整性SI（Signal Integrity）涉及传输线上的信号质量及信号定时的准确性。在数字系统中对于逻辑1和0，总有其对应的参考电压，正如图1（a）中所示：高于ViH的电平是逻辑1，而低于ViL的电平视为逻辑0，图中阴影区域则可视为不确定状态。而由图1（b）可知，实际信号总是存在上冲、下冲和振铃，其振荡电平将很有可能落入阴影部分的不确定区。信号的传输延迟会直接导致不准确的定时，如果定时不够恰当，则很有可能得到不准确的逻辑。例如信号传输延迟太大，则很有可能在时钟的上升沿或下降沿处采不到准确的逻辑。一般的数字芯片都要求数据必须在时钟触发沿的tsetup前即要稳定，才能保证逻辑的定时准确（见图1（c））。对于一个实际的高速数字系统，信号由于受到电磁干扰等因素的影响，波形可能会比我们想象中的更加糟糕，因而对于tsetup的要求也更加苛刻，这时，信号完整性是硬件系统设计中的一个至关重要的环节，必须加以认真对待。

　　

　　一个数字系统能否正确工作其关键在于信号定时是否准确，信号定时与信号在传输线上的传输延迟和信号波形的损坏程度有关。信号传输延迟和波形破损的原因复杂多样，但主要是以下三种原因破坏了信号完整性：

　　（1）反射噪声 其产生的原因是由于信号的传输线、过孔以及其它互连所造成的阻抗不连续。

　　（2）信号间的串扰 随着印刷板上电路的密集度不断增加，信号线间的几何距离越来越小，这使得信号间的电磁耦合已经不能忽略，这将急剧增加信号间的串扰。

　　（3）电源、地线噪声 由于芯片封装与电源平面间的寄生电感和电阻的存在，当大量芯片内的电路和输出级同时动作时，会产生较大的瞬态电流，导致电源线上和地线上的电压波动和变化，这也就是我们通常所说的地跳。

　　一个数字系统的结构可能非常复杂，它可能包括子板、母板和底板，板间连接是通过一些连接子或者电缆来实现的，而高速印制板上的信号则是通过传输线、过孔以及芯片的输入输出引脚来进行互连的。这些物理连接（包括地平面和电源平面）由于存在着传输特性的差异，从而使信号完整性遭到了破坏。因此，为保证一个高速数字系统正常工作，必须消除因为物理连接不当而产生的负面影响。

　　2 保证信号完整性的方法

　　当信号线的长度大于传输信号的波长时，这条信号线就应该被看作是传输线（长线），并且需要考虑印制板上的线间互连和板层特性对电气性能的影响。在高速系统中，信号线通常被建模为一个R-L-C梯形电路的级连。由于信号线上各处的分布参数存在差异，尤其是在芯片的输入、输出引脚处，这种差异更加明显。由于阻抗的不匹配，会导致信号在信号线上产生很大的反射。消除反射的习惯做法是尽量减小高速传输线的长度，以减小信号线的传输线效应。实际上我们还可以在输出、输入端处端接匹配电阻来达到阻抗匹配的目的，并以此来消除信号的反射。

　　当几条高速信号并行走线且这些信号线之间的距离很近时，就不能忽略串扰对系统的影响。两条并行的信号线之间的串扰可以用图2来建模，图中“非门”输出线上的信号会在“与非门”的输出线上产生干扰。反过来，“与非门”输出线上的信号也会在非门输出线上产生干扰。从图中可以看到：如果两条并行线之间的距离越小，并行线并行的长度越长，则并行线间的感性耦合、容性耦合就越大，串扰也就越大。从减小感性耦合和容性耦合的角度来看，消除串扰的最有效的方法是增大并行线间的间距，同时尽量减小并行线的并行长度。当然也可以改变印制板上的绝缘介质特性参数来减小这种耦合，以达到减小串扰的目的，但这可能会增加制板的费用。

　　

　　有时候在PCB板尺寸要求很苛刻的情况下，未必能够保证并行线间的足够空间，因此要适当改变布线策略，尽可能地保护比较重要的信号线，并依靠端接来大幅度地消除串扰。基于不同的布线拓扑结构，端接的策略也可能不同，主要有以下三种方式：单负载网路一般采用串行端接;菊花链结构一般采用AC并行端接;星形布线一般也采用AC并行端接（如图3所示）。