五种降低未来IC功耗的技术

功耗过高已经成为半导体制程尺寸进一步微缩的主要障碍，并且严重威胁到所有电子领域的一切进展──从推动行动设备更加微型化到开发超级电脑均包含在内。

虽然根本原因在于永恆不变的物理和化学原理，但工程师们已经开发出一系列的创新技术，以用于减轻目前所面临的问题，并可望对振兴未来的芯片产业有所助益。

以下讨论五种可用于降低未来IC功耗的技术。这些技术目前已经在开发中，可望共同解决未来十年内将会面临的功耗问题。

拥抱协同设计

电子设计自动化（EDA）工具可让设计团队从一开始就进行协同设计，从而实现最佳化低功耗设计。事实上，业界最低功耗的处理器和系统级芯片开发人员不仅透过最佳化架构和材料来实现优势，也采用协同设计封装、电源、射频电路和软体来降低功耗，而不至于降低性能或增加成本。

“实现低功耗必须采用覆盖技术、设计方法、芯片架构和软体的全面性方法。”德州仪器（TI）公司设计技术与EDA部门总监DavidGreenhill表示。

TI已经使用了许多先进技术为每个子系统进行最佳化，从而为低功耗元件提升了新标准，例如打造自有的制程技术来平衡关断模式的漏电流与主动电流性能，或使用电压与频率扩展技术来定义各种省电工作模式。

“第一步是从性能和功耗的观点来确认产品的目标。一旦这些目标确定后，就可以开始采用专用的制程技术，以提供所需的性能，而不至于超出设备的功耗预算。”TI公司28nm平台经理RandyHollingsworth指出。

EDA工具一直是实现这些更低功耗目标的关键，但有时需要围绕设计迴路进行一些反覆，因为采用传统EDA工具进行功耗估计只在接近设计周期结束时才比较精确。对于未来的IC来说，必须在设计周期初期便进行精确的功耗估算。

一些专用工具的供应商已经拾起了接力棒。例如美国加州Atrenta公司推出一款名为SpyglassPower的工具，它可采用标准的暂存器传输级（RTL）描述来执行功耗估计、功耗降低与验证。这些RTL描述在较早的设计周期就能从每种主要EDA工具获得。

“而今，工程师希望能在较早的设计周期展开功耗估计。”Atrenta公司资深工程总监PeterSuaris表示，“你不能再等到设计临近结束时才去估计功耗。你必须在RTL级就针对功耗进行协同设计，并为设计进行改动，以便能从一开始就实现节能效果。”

Atrenta公司宣称，其专用的节能工具能以20%以内的精密度估计最终功耗预算，而功耗降低工具还可使最终设计功耗减少达50%。

降低工作电压

微缩芯片尺寸通常能够降低工作电压，从而实现节能。例如，三星公司（Samsung）最新的20nm‘绿色记忆体’芯片透过将工作电压从1.5V降低至1.35V，以节省67%的功耗。

处理器和逻辑电路的工作电压甚至低于记忆体元年，但工作电压降低至1V以下时就不可避免地必须进一步改善半导体制程。IBM、英特尔（Intel）、三星、TI、台积电（TSMC）和其他每家半导体制造商均持续改善制程，以便能在更低电压下作业，不过，过去几个制程世代以来的进展速度已开始减缓。

其关键在于电晶体导通的阈值电压在使用不同晶圆时是不一致的，因为在更大尺寸时制程的变化可以忽略。而由于在特定电压下关断状态的漏电流在不同阈值时有很大的变化，因此理想芯片实际上要使用根据其特性定制的供电电压。

英特尔公司声称已具有更好的解决方案──这是该公司花费近十年时间进行完善的一种方案。英特尔采用了所谓三闸（tri-gate）的3DFinFET电晶体架构，这种架构以三维方式在电晶体通道周围环绕三个金属闸极，使电晶体处于这些闸极的电场之下。这种技术可以抵销阻止工作电压低于1V的制程变化。

“我们已经成功地展示我们的三闸电晶体结构，可将工作电压减少到0.7V範围，而且还能做得更低。”英特尔公司资深工程师MarkBohr指出，“这些都是具有更陡峭次阈值斜率的完全耗尽型电晶体，可以更小的漏电流更快切断，同时以更低阈值导通电压。”

资金雄厚的半导体制造商们专注于模拟英特尔公司的3D架构，但一些新创企业则致力于研发新型平面制程，针对缺乏时间和资金来完善3D架构的半导体制造商重启电压调整进程。例如SuVolta公司已经发明出一种用于标准CMOS产品线的超低电压平面制程。

SuVolta并未使用3D闸极耗尽型电晶体，改而采用一种未掺杂通道（带掺杂的阈值和保护带）以避免掺杂中的变化。深度耗尽型通道制程可在标准的平面CMOS产品线上实现。

“透过使用平面深度耗尽型通道制程，我们已成功展示供电电压可降低到0.6V，未来还能够降得更低。”SuVolta公司技术长ScottThompson透露。