SoC设计中什么构成了良好的互联？

高效互连使复杂的SoC交付变得更容易，更可预测和更低成本。

片上系统（soc）正日益成为一种网络，您可以在其中添加单独的知识产权（IP）模块。SoC IP模块包括处理器、内存控制器、专用子系统和 I/O——这些模块可以从互连IP中分离开来，并放入日益复杂的SoC分区。在不久的将来，当允许电子系统进行决策时，需要越来越复杂的SoC。

互连要处理SoC内部各种各样的通信，是一种高效的IP模块集成机制。互连是SOC内部可配置性最高的IP——通常在一个项目期间会多次更改，而且几乎总是在不同项目之间变动。它在信息安全性和功能安全性方面也扮演着重要的角色，因为它承载了SoC的大部分数据，并且包含几乎所有SoC内部长连线和系统级服务，包括服务质量（QoS）、可见性、物理感知和电源管理。互连能够实现多处理器SoC缓存一致性，提升高级驾驶辅助系统（ADAS）汽车芯片和网络SOC的性能与带宽级别，而且能够在长时间运行的消费类设备中实现超低功耗。

互联IP必须不断发展，以推动创新SoC应用于新兴行业，如正在兴起的人工智能（AI）和机器学习（ML） 应用，这类应用正推动数据中心自动化和自动驾驶方面的创新。

随着工艺尺寸不断缩小，soc互连变得更加关键。将芯片划分为可复用IP的功能电路模块，或称为“芯粒（chiplet）”，不仅可以提高裸片的良品率，而且能在现今的16纳米及以下工艺中增加更多功能。借助Chiplet集成方法，开发人员能够将多家公司开发的裸片或具有特定功能（如内存和I/O）的芯片集成在单一封装中。

什么构成了良好的互联？

互连的大小通常约为整个SoC的10%，但它会显著影响SoC的质量、性能和交付进度。与SoC总体预算相比，互连IP的初始许可成本相对较小，但是“低效”互连可能会导致进程、成本和规范问题。例如，如果互连不能在设定的目标性能关闭时序，SoC将无法满足频率规范，这可能导致设计失败。

应用于多个SoC项目的高性能互连IP需要满足多种标准，包括：

架构的灵活性-- 互连必须适应各种拓扑架构，以实现必要的灵活性。例如，互连架构必须具备树状结构（最适合于异构SoC）以及常规拓扑，包括网格、环状和圆形（AI和网络SoC所需要）。互连IP也必须能够“向下扩展”以满足IP子系统和SoC服务互连等项目的低端互连需求。

例如，仅具有角路由器交换的互连可能适用于高端网络，但不适用于移动SoC，在移动SoC中，功耗、面积和延迟最小化是非常重要的。另一方面，缺乏角落路由器交换不利于交付高端服务器设计或人工智能/机器学习加速器 。同样，能够处理非相关性通信但不支持缓存一致性的互连就会限制缓存一致性SoC架构的选择。协议转换功能是指互连可以支持各种IP模块通信协议，可以最大化设计中所选用的IP模块。

性能——性能表现可分为三大类：

●频率——如果互连不能达到目标频率，就会限制SoC的性能。例如，如果处理器以4 GHz运行，而高速缓存一致性互连不能以2 GHz运行，则性能将受到限制。然而，并非SoC中的所有路径都是相同的。拥有多种频率域和速率自适应能力是至关重要的，这样各个路径可以在不同的频率下运行。毕竟，当只有一些路径需要以指定的最高频率运行时，为什么要为整个互连支付高性能路径的费用？

●延迟——延迟由数据包从启动程序到目标IP模块所需的周期数决定。它依赖于互连IP的效率、到达目的地的线路长度以及互连IP功能的物理位置。互连物理感知在16nm及以下的制程工艺中至关重要，因为必须在RTL（寄存器传输级别）阶段尽早估计时序收敛，以避免在布局布线阶段中出现问题。

延迟和频率之间需要作一个权衡： 如果频率高，则需要更多管道，这会增加延迟。对于延迟敏感的处理器到内存路径，最小化延迟尤其重要。好消息是SoC中对延迟有苛刻要求的路径相对较少，但是请记住，这些路径上的额外延迟周期通常会成为系统级SoC性能的约束。路径越长，用于生成路径的线路越多，则必须添加更多管道来满足时序限制。片上网络（NoC）互连采用分布式交换，通常比采用集中交叉的混合总线模式具有更低的延迟。分布式仲裁进一步缩短了交换单元之间的路径。并非所有网络都具有延迟临界性，所以互连应该为高延迟路径提供灵活性，例如，仅在SoC的初始操作期间使用的I/O IP模块。在SoC设计中，具有高延迟的路径能力可以节省连线。

●带宽/吞吐量——带宽是给定路径上数据传输的最大速率。吞吐量是指数据沿着互连路径成功传输的量。吞吐量可能受到互连体系结构、实现拓扑和数据包协议的限制。有效互连能够让性能尽可能接近理论带宽的性能;低效互连会造成瓶颈。一种能够支持8位低带宽连接到1024位高带宽的互连——以及两者之间的互连宽度——为设计人员提供最大灵活性的架构。

面积——硅在任何SoC设计中都是一个成本因素。一个有用的度量标准是，按照16nm制程标准，每颗SoC 中1平方毫米硅的成本通常为10美分。使用更少的电线和栅极以及更高效的互连拓扑可以节约成本。如果面积能减少超过5平方毫米，产量将提高，并能节约额外成本。由于面积效率高的互连通常占SoC面积的10%左右，因此，互连面积缩减30-50%，芯片级SOC就能少用几平方毫米的硅。粗略地算，一个面积效率高的互连将在一个100平方毫米的SoC上节省大约3-5平方毫米，那么每颗SoC将节省30-50美分，这具体取决于生产效率。

功率——-在独立的消费类或物联网（IoT）设备中，功耗是必不可少的。在主动电源模式下，互连IP比CPU和GPU消耗更少的电量，但当任务完成时，这些可以快速关闭。事实上，对于大多数电池供电的系统来说，待机耗电量是电池寿命的决定因素。在没有数据通信但时钟处于打开状态时，妥善管理互连功耗对空闲状态的功耗（或待机功耗）至关重要。

对于大部分时间处于空闲模式的电池供电系统，需要一个低功耗的互连。这个互连IP必须通过三级时钟门来实现功率控制策略，以便轻松创建多个电源域，在一个周期内启动一个电源域，并实现低功率域交叉。对于16nm的互连功耗来说，一个合理的度量标准是每百万个互连逻辑门的空闲功耗小于0.5mW。

功能安全性——关键性的应用必须符合严格的安全标准，如汽车市场上的ISO 26262标准。为满足ISO26262中ASIL（汽车安全完整性等级）B、C和D的要求，互连IP实现要求具有弹性功能，以补偿系统级和随机性错误，达到所需的故障检测和保护等级。为了满足最高级别的ASIL D ，互连IP需要网络接口单元逻辑复制、ECC（纠错码）和/或奇偶校验位数据路径保护以及数据包完整性检查。互连IP供应商还必须能够提供功能安全手册，以及相应的分析和操作资料，以证明互连IP适合在符合ISO26262标准的系统中使用。没有这样的文件和操作资料，就很难在最终的电子系统中鉴定半导体元器件。

信息安全性——功能安全可靠性可以保护soc免受制造和环境错误的影响，而信息安全性可以保护关键性芯片免受人为攻击。有效的互连必须能够实现防火墙，该防火墙通常由设计团队配置的。当数据从SoC的某一区域传输到另一区域时，必须提供区域隔离功能，以实现安全性。这些互连硬件特性应与整个系统级安全方案无缝集成并增强其安全性。

生产效率——高效的互连工具可加速部署，并提升SoC设计进程的可预测性。互联IP软件工具应包括：

• 针对客户、市场和设计意图的SoC需求和目标输入。
• 架构优化的设计探索。
• 早期SOC和互连分析的多级建模功能。
• 针对各种SoC拓扑生成互连RTL。
• 早期时序收敛估计的物理感知。
• 自动功能验证，以便及时进行NoC验证。
• 片上可观测性和调试以实现SOC可见性。
• 自动FMEDA输出，符合ISO 26262标准，可加速功能安全分析。

图1。片上互连必须满足各类芯片的不同要求。（来源：Arteris IP）

IP和电子设计自动化（EDA）产品的生态系统意味着支持ARM、Synopsys和Cadence等公司的多种IP协议。它还意味着与领先和初创EDA供应商的仿真、模拟、验证、功能安全、建模以及布局绕线工具的集成。世界级的互连生产效率软件以及与其它IP和EDA工具的集成可以降低SoC项目的研发成本和进度时间。

IP成本计算

虽然互连IP只占SoC面积的10%，但它可能导致延迟，甚至错过系统设计窗口。最好的情况便是，次优级SoC可能会导致时序问题、引发阻止SoC运行的死锁、造成SoC子系统的数据匮乏、带宽瓶颈，以及功能缺失，这会增加不可预见解决方案的研发费用和延迟。因此，高性能和经过验证的互连对SoC设计项目的成功起着至关重要的作用。

结论

高效互联IP开发需要多年的努力，可能需要花费7千万至1亿美金。走捷径会导致失望，并花费大量业务成本。为单个芯片设计互连是一个挑战，但提供一个适用于多个SoC设计的广泛互连解决方案需要资金、规模和承诺。组建并留住IP团队可能会遇到挑战，他们必须是跨学科人才（架构师、硬件工程师、软件开发人员和验证工程师），并在开发项目期间保持多年的合作。

有效的互连使交付复杂的SoC变得更容易、更可预测，同时降低设计成本。SoC项目总监只需要选择合适的互连。