0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

采用Zynq SDR套件的DDS HLS IP

Xilinx视频 来源:郭婷 2018-11-30 06:44 次阅读

视频ADI公司在Embedded World 2015上展示了采用Zynq SDR套件的DDS HLS IP

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 赛灵思
    +关注

    关注

    32

    文章

    1794

    浏览量

    130543
  • Zynq
    +关注

    关注

    9

    文章

    600

    浏览量

    46643
收藏 人收藏

    评论

    相关推荐

    AD9683的引脚如何与zynq 7015芯片中的JESD204 ip核端口对应相连?

    目前,我在设计中想使用ZYNQ 7015系列的FPGA,利用JESD204 IP核接收A/D转换器AD9683转换完成后的数据。但是JESD204 IP核的端口很多,我不知道应该如何将AD9683
    发表于 12-15 07:14

    【KV260视觉入门套件试用体验】硬件加速之—使用PL加速矩阵乘法运算(Vitis HLS

    四、硬件加速之—使用PL加速矩阵乘法运算(Vitis HLS) 前四期测评计划: 一、开箱报告,KV260通过网线共享PC网络 二、Zynq超强辅助-PYNQ配置,并使用XVC(Xilinx
    发表于 10-13 20:11

    HLS中RTL无法导出IP核是为什么?

    请教一下,我在HLS里面要将以下程序生成IP核,C Synthesis已经做好了,但是在export RTL的时候一直在运行 int sum_single(int A int B
    发表于 09-28 06:03

    将VIVADO HLS设计移植到CATAPULT HLS平台

    电子发烧友网站提供《将VIVADO HLS设计移植到CATAPULT HLS平台.pdf》资料免费下载
    发表于 09-13 09:12 2次下载
    将VIVADO <b class='flag-5'>HLS</b>设计移植到CATAPULT <b class='flag-5'>HLS</b>平台

    XILINX FPGA IPDDS Compiler_ip例化仿真

    之前的文章对dds ip 的结构、精度、参数、接口进行了详细的说明,本文通过例化仿真对该IP的实际使用进行演示。本文例化固定模式和可配置模式两种模式分别例化ip并仿真,说明该
    的头像 发表于 09-07 18:31 943次阅读
    XILINX FPGA <b class='flag-5'>IP</b>之<b class='flag-5'>DDS</b> Compiler_<b class='flag-5'>ip</b>例化仿真

    嵌入式HLS 案例开发步骤分享——基于Zynq-7010/20工业开发板(4)

    产品上市时间。 HLS 基本开发流程如下:(1) HLS 工程新建/工程导入(2) 编译与仿真(3) 综合(4) IP 核封装(5) IP 核测试测试板卡是基于创龙科技Xilinx
    发表于 08-24 14:54

    嵌入式HLS 案例开发步骤分享——基于Zynq-7010/20工业开发板(3)

    目 录4 matrix_demo 案例 274.1 HLS 工程说明 274.2 编译与仿真 304.3 综合 314.4 IP 核测试 364.4.1 PL 端 IP 核测试 Vivado 工程
    发表于 08-24 14:52

    嵌入式HLS 案例开发手册——基于Zynq-7010/20工业开发板(2)

    目 录2 led_flash 案例 192.1 HLS 工程说明 192.2 编译与仿真 202.3 IP 核测试 233 key_led_demo 案例 233.1 HLS 工程说明 233.2
    发表于 08-24 14:44

    嵌入式HLS 案例开发步骤分享——基于Zynq-7010/20工业开发板(1)

    目 录前 言 31 HLS 开发流程说明 51.1 HLS 工程导入 51.2 编译与仿真 61.3 综合 81.4 IP 核封装 101.5 IP 核测试 14 前 言本文主要介绍
    发表于 08-24 14:40

    LogiCORE DDS IP v1.0用户手册

    DDS(直接数字合成器) 是一款逻辑 IP 核,它可以提供适用于多种场景的正弦/余弦波形。DDS 主要由相位发生器和正弦/余弦查找表组成。 直接数字合成器也叫做 NCO(Numerically
    发表于 08-09 06:11

    Zynq裸机设计中使用视觉库L1 remap函数的示例

    本篇博文旨在演示如何在 Zynq 设计中使用 Vitis 视觉库函数 (remap) 作为 HLS IP,然后在 Vitis 中使用该函数作为平台来运行嵌入式应用。
    的头像 发表于 08-01 10:18 344次阅读
    在<b class='flag-5'>Zynq</b>裸机设计中使用视觉库L1 remap函数的示例

    Xilinx Vivado DDS IP使用方法

    DDS(Direct Digital Frequency Synthesizer) 直接数字频率合成器,本文主要介绍如何调用Xilinx的DDS IP核生成某一频率的Sin和Cos信号。
    的头像 发表于 07-24 11:23 2160次阅读
    Xilinx Vivado <b class='flag-5'>DDS</b> <b class='flag-5'>IP</b>使用方法

    关于HLS IP无法编译解决方案

    Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP
    的头像 发表于 07-07 14:14 408次阅读
    关于<b class='flag-5'>HLS</b> <b class='flag-5'>IP</b>无法编译解决方案

    数字信号处理-DDS IP应用实例

    本文根据DDS的相关手册构建仿真工程,包括单通道工程、多通道工程、使用DDS进行混频操作。
    的头像 发表于 05-24 10:46 510次阅读
    数字信号处理-<b class='flag-5'>DDS</b> <b class='flag-5'>IP</b>应用实例

    Zynq UltraScale+ RFSoC器件介绍

    介绍一下Xilinx公司的新一代Zynq UltraScale+ RFSoC器件,可用于LTE、5G、SDR、卫星通信等无线平台。
    的头像 发表于 05-22 10:38 4331次阅读
    <b class='flag-5'>Zynq</b> UltraScale+ RFSoC器件介绍