行芯科技畅谈华为韬定律落地的EDA基石

“Smart redundancy, adaptive compensation, and τ-aware signoff flows are necessary components of the response.”

——来自半导体业务部总裁何庭波女士近日发表的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，在正式提出 “韬（τ）定律”的同时，也对Signoff的重要性做了技术判断——当产业开始用τ 衡量进步，谁来验证这个度量真的被优化？

对，是Signoff。

01τ 的物理根基：从 RC 到时间常数

τ 并不抽象，它的第一性原理就是电路中最基础的关系：“τ = RC ”。

摩尔时代，电阻 R 与电容 C 被视为几何缩小的 “副作用”，寄生参数提取（PEX）更多是后端验证的一环。而在韬定律框架下，主动降低互连 RC 成为缩短 τ 的主攻方向。

论文指出，器件层优化的重点正在转向：

“Increasingly, through reduction of the parasitic R and C of local interconnects, which now exceed the intrinsic transit time by several factors.”

在华为逻辑折叠（LogicFolding）方案中，将逻辑电路网络 “折叠” 到两层物理硅片中，本质上仍是同一个 Die，跨 Die 寄生参数建模、抽取和后仿网表融合输出成为刚需。

传统 SoC 中高层金属用于全局互联；逻辑折叠下，顶层金属通过混合键合（HB, Hybrid Bonding）成为两层的统一布线层。

随之而来的是全新的 RC 分布形态：

•Die 间 Hyber Boding 耦合改变电容矩阵；

•TSV 纵向电流改变寄生计算模型；

•多种工艺，多种折叠引入混合 RC 网络和网表融合。

RC 提取精度，直接决定逻辑折叠能否真正突破 RC 延迟墙。

图1 逻辑折叠下引入的RC示意图

02τ-Aware Signoff 的多维技术挑战

本周的 ISCAS 的主题演讲中，华为专家发表《逻辑折叠的移动终端 SoC 设计实践》演讲，过程中重点阐述了 LogicFolding 架构在 Signoff 流程中存在的核心挑战：

1. Timing：垂直维度的时序收敛

τ 直接决定时钟周期上限，必须满足τ_Before >τ_After的严格不等式。

3D 架构将关键路径分布到多个垂直层片上，垂直互连延迟需同时考虑接触电阻、TSV 传输延迟，以及层间工艺变异导致的 RC 散布。

平面布局中，寄存器间距受限于芯片面积，芯片越做越大，平面时序越难收敛。逻辑折叠通过 Z 轴贯通缩短关键路径，从根本上缓解频率墙约束。但这也带来新问题：

Corner 数量爆炸：STA Corner 从数百级跃升至数万级，不同层可处于不同 PVT 条件；

跨层时钟树复杂性提升：数据路径与时钟路径分布在不同层，时钟偏差增大，时序窗口更紧张。

同时，论文中也提到：“Inter-wafer variation in Vth, drive current, and interconnect RC is materially greater than within-wafer variation, and falls most heavily on clock distribution and hold-time margins.”

在实践中，通常采用上层主导时钟树、下层极简化的架构，利用高密度垂直互联实现跨层一致性优化。

2.EM/IR：3D 电路堆叠的供电与电源完整性

逻辑折叠把 2D 电路从 “平房” 改成 “楼房”，供电系统必须从 “单层配电” 升级为 “跨层输电”。

同时，论文中也提到：“τ is a time law, not a joule law.”

τ 缩微不能以牺牲电网可靠性为代价。供电不稳，晶体管得不到足额电压，开关速度反而下降。

IR-Drop（电压降）：电流路径从 C4 /uBump、RDL层、TSV、HB 接口，各层金属到晶体管，每多一个节点就多一分压降。上层芯片 “吃不饱”，开关速度变慢，τ_Before >τ_After 无从谈起。

EM（电迁移）：3D 堆叠提高有效晶体管密度，功率密度上升，电流密度和温度双双攀升，散热恶化进一步加速 EM。

更本质的挑战是规模：传统 2D 芯片的电源连接是数千个 C4 凸点，逻辑折叠涉及数千万个 HB 互连加 TSV，数量级跃升数个台阶。行芯原生支持的 WoW/CoW 架构的大规模电源连接模型，天然适配3D-Native Signoff。

3.Power：τ 缩微不能 “只管快、不管电”

逻辑折叠提升性能，但往往需要更多能量驱动。如果忽略功耗会被迫降频，τ 的优势随之消失。

功耗估算无法独立完成，它由 RC 提取、时序分析、EM/IR 裕量共同决定。τ-Aware Signoff 要求功耗评估与其他维度共享同一套 τ 数据，确保 “快” 与 “省电” 在同一坐标系中被量化。

4.Thermal：打破热–电恶性循环

“芯片发热 → 电阻增大 →τ 恶化 → 为维持性能加大驱动 → 功耗上升 → 更热。”

在 2D 芯片中，热量可横向传导，逻辑折叠将两层芯片面对面键合，下层热量被上层 “盖住”，横向散热通道收窄，局部热点急剧加剧。

于是，在设计阶段引入热感知物理设计，避免高功耗模块上下 “叠罗汉”。前提是 Signoff 工具能够同时求解电场与热场的耦合关系。如果电分析与热分析各自为政，τ_Before >τ_After 的判据就失去了物理根基。

03从 2D-Native 到 3D-Native

Signoff 范式的整体性跃迁

回顾上述五个维度，一个共性问题出现：

逻辑折叠改变的是整个设计范式——模块天然 “高内聚、低耦合”，上下 Die 拥有统一布线层。传统 2D EDA 工具链并不支持这样的立体设计，正如华为专家指出：

“最大的挑战在于构建一套完整且可用的工具链，可能需要数年时间。目前的工作必须在非常不成熟的工具条件下完成。”

这意味着：3D 原生工具链不是锦上添花，而是逻辑折叠量产的刚性前提。面向未来，跨层路径将进入更深金属层，寄生参数建模复杂度指数级增长，Signoff 必须在统一框架下求解。

04行芯：致力于构建τ-Aware Signoff 的工程底座

作为国内 EDA 签核领域的践行者，行芯以 τ-Aware Signoff Solution 回应这一产业命题，围绕五个核心技术维度展开：

τ_Before >τ_After —— 这是韬定律对所有 Signoff 从业者的共同命题，也是行芯 τ-Aware Signoff 产品线持续演进的技术方向。

05生态共对：一场全行业的范式迁移

τ定律的提出，标志着半导体产业从 “面积叙事” 走向 “时间叙事”。这不是单一企业、单一工具可以完成的迁移，而是一次覆盖设计方法学、制造工艺、EDA 工具链的系统性跃迁。

对 EDA 行业而言，真正的考验在于：

“能否在 τ 成为首要度量之前，先把验证 τ 的工具准备好。”

让每一次 τ 的缩短，都被严谨地验证；让每一次架构的创新，都有工程化的落地路径。 这既是挑战，也是整个中国 EDA 生态的机遇。