一文详解MOS器件隔离与场氧化层

MOS 集成电路早期以热生长厚氧化层实现器件隔离，即在MOS 晶体管之间以厚SiO2层相隔离，如图5.5所示。一般在 MOS 集成电路芯片上，除了形成晶体管的有源区之外，其他区域都为这种厚氧化层所覆盖。这种隔离氧化层也常被称为场氧化层（field oxide），简称为场区。场区是集成电路电源线及其他互连线分布的区域。对场区氧化层厚度的要求是，在电源线经过的区域，其下面的硅不会产生反型载流子或电荷积累。由图5.5可见，当两个相邻晶体管间的场区氧化层上有金属或多晶硅薄膜线条覆盖，则场区与近邻两个晶体管的源区或漏区就构成了寄生 MOS晶体管。在CMOS集成电路中n 阱区或p阱区也可作为漏区参与构成寄生NMOS 或PMOS 晶体管。如果场区寄生晶体管开启，也就相当于在相邻的两个独立晶体管之间形成导电通道，从而产生漏电流，影响集成电路工作状态。因此，在集成电路芯片上要形成优良的器件隔离，就必须使这种寄生晶体管的阈值电压足够高，应显著高于电源电压。例如，在应用5V电源工作的 MOS 集成电路中，要求场氧化层的阈值电压达到8～9V。

为提高场区寄生晶体管的阈值电压，首先，场氧化层要足够厚，通常场氧化层的厚度约为栅氧化层的10倍或更多。其次，提高场区硅中的掺杂浓度，也有利于提高场区阈值电压，增强晶体管之间的隔离效果。因而在场区生长氧化层之前，常先对场区进行沟道阻止注入，增加场区硅表层施主杂质（对n 阱）或受主杂质（对p 阱）浓度，从而提高场氧化层下形成反型沟道的阈值电压。良好的器件隔离还应考虑到，要防止相邻晶体管之间的源漏 pn 结耗尽区穿通。因而要求两个晶体管之间的相隔距离，即场氧化层区宽度，应大于两个漏 pn 结耗尽区宽度之和。

对于 CMOS 集成电路器件的隔离要求，除了防止寄生场区 MOS晶体管导通和耗尽区穿通外，还需要抑制寄生 npn 与 pnp 双极型晶体管作用，以避免闩锁效应。在CMOS 器件中，前一种常称为阱内隔离，以克服发生在同一阱区内的寄生 NMOS 或PMOS 晶体管效应；后一种称为阱间隔离，以抑制发生在n阱和p阱之间的寄生双极型晶体管闩锁效应。前者取决于场氧化层，对于后者还需考虑其他因素，本章在后面将作专题讨论。

器件隔离技术对 CMOS 集成电路的集成密度和性能都有很大影响。随着单元器件尺寸缩小和集成规模增大，CMOS 隔离工艺需要不断更新。在早期 MOS 集成电路制造中，硅片先通过高温热氧化生长厚的场氧化层，然后经过光刻和 HF 腐蚀，开出有源区，接着在其中形成晶体管的源漏栅，如图5.5所示。这种原始工艺有许多缺点，不利于器件制造和性能。20世纪70年代初期发明了硅局部氧化（local oxidation of silicon,LOCOS）工艺，这种工艺迅速发展成MOS集成电路场氧化主流技术，普遍应用于各种类型器件的隔离工艺。进入亚微米尺寸加工技术后，各种有利于抑制场氧化层横向扩展、缩小隔离区面积的改进型局部氧化隔离技术得到发展。在深亚微米及更小尺寸CMOS 器件加工技术中，浅沟槽隔离（shallow trench isolation,STI）技术逐步取代 LOCOS 技术成为主流隔离工艺。CMOS 器件隔离工艺与阱工艺密切相关。表5.1列出了CMOS技术发展中隔离工艺及阱工艺的演变。