FPGA 原型验证中的内存模型应用：基于 DDR5 的 Linux 系统启动与测试

引言：

在芯片设计的FPGA 原型验证（ FPGA Prototyping ）阶段，设计师会先在 FPGA 上构建一个接近真实的芯片原型，用以进行早期软件调试和系统级验证。当前，随着DDR5/LPDDR5成为高性能 SoC （尤其是集成 CPU 的高端芯片）的主流内存标准。然而，主流的FPGA硬件存在 I/O 电气标准不兼容，PHY 接口规格不适配等障碍。更换 SoC 存储子系统又会导致 SoC 的 benchmark 失真，对性能测试结果影响较大。
因此，一个能够兼容设计内存储控制器，并时序精准的内存模型，就显得十分有必要。通过“内存模型”（ Memory Model ）来模拟 DDR5 的 PHY 和存储器的行为，从而在流片前对系统功能、控制器逻辑及软硬件协同进行充分验证，显著降低流片风险。

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内存模型在 FPGA

原型验证中的应用

一个好的内存模型，不仅需要支持众多的内存特性，还需要保持精准的物理时序。这就要求内存模型具备完整的协议层与物理层仿真能力。
针对此类高速存储控制器的验证需求，思尔芯推出了完整的 DFI 适配验证解决方案。该方案集成了物理层（ PHY ）功能，符合标准 DFI 接口协议，并支持通过“后门”访问进行深度调试，为 DDR5、LPDDR5 等高速接口提供了可靠的系统级验证环境。
具体而言，思尔芯的 Memory Model IP 利用 FPGA 上已有的 DDR4 物理接口，模拟 FPGA 本身不直接支持的 DDR5 、LPDDR5 乃至 HBM2E/3 等新型内存的行为。该模型在实现 DFI 协议到 DDR4 时序转换的同时，模拟了 DDR5 的关键协议行为，解决了原型验证中“连不上”的接入难题。此外，模型中还增加了可观测、可控制的“后门”接口，极大提升了调试效率和验证透明度。
思尔芯的内存模型（ Memory Model ）是一款高度集成的验证解决方案。它在 FPGA 上实现了存储控制器的物理层与符合 JEDEC 标准的 SDRAM 行为模型，支持 DDR5 等先进协议，为用户构建了一个完整、可运行、可调试的存储子系统原型验证环境。用户可将其与自研或第三方内存控制器无缝集成，加速完成从控制器到物理接口的端到端验证。

图1：思尔芯 Memory Model 原型验证方案示意图

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客户案例：基于 DDR5

的Linux 启动与存储测试

某客户在思尔芯 S8-100 原型验证系统（搭载 AMD Versal Premium VP1902）中，集成了 DDR5 控制器与相应的内存模型，并完成了以下系统级验证：

测试目标：

在 DDR5 模型上启动 Linux 系统，并完成全容量数据读写测试。

测试步骤：

基础读写验证：DDR5 初始化完成后，在软件层面对特定地址进行读写测试，确保基本通路正常。

全空间压力测试：运行内存测试程序，对全部 32GB 存储空间进行遍历式“先写后读”验证，确保寻址与数据完整性。

Linux 系统启动测试：从 SD 卡加载 U-Boot 至 DDR5 ，并引导启动完整的 Linux 操作系统，验证内存子系统在实际系统环境中的稳定性和可用性。

测试结果：

Linux 系统成功启动并稳定运行；

内存测试程序全部通过，32GB 空间读写无误。

图2：系统成功启动页面

该案例表明，通过思尔芯的内存模型（ Memory Model ）与模型后门调试功能，不仅能够有效验证 DDR5 控制器的功能正确性，还能显著提升系统集成与调试效率，为复杂 SoC 的原型验证提供了可靠支持。

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思尔芯丰富的外置应用库：内存模型

思尔芯提供超过100 种可即插即用的子卡、降速桥、内存模型及参考设计，为FPGA原型验证与硬件仿真等构建了丰富的即用资源库。其中，内存模型库已全面覆盖当前主流及新一代存储接口标准，可支持用户在芯神瞳 S7 、S8、LX2 系列原型验证系统以及芯神鼎 OD 硬件仿真器上，快速搭建高性能、高可靠性的存储子系统验证环境。

现有内存模型主要包括以下：

DDR5，LPDDR5/5X，DDR4，LPDDR4/4X

HBM3，HBM2/2e

DDR4，LPDDR4，DDR3，LPDDR3 ( DFI PHY )