安森美解读CJFET缓冲电路的设计逻辑

碳化硅（SiC）凭借其优异的材料特性，在服务器、工业电源等关键领域掀起技术变革浪潮。本教程聚焦 SiC 尤其是 SiC JFET 系列器件，从碳化硅如何重构电源设计逻辑出发，剖析其在工业与服务器电源场景的应用价值。

我们已经介绍了

碳化硅如何革新电源设计、工业与服务器电源。

三种替代 Si 和 SiC MOSFET的方案。

SiC Cascode JFET与SiC Combo JFET深度解析

利用 SiC CJFET替代超结 MOSFET

本文将介绍CJFET通常需要配置缓冲电路的原因。

什么是缓冲电路？

缓冲电路可为采用安森美（onsemi）SiC cascode JFET（CJFET）的功率电路提供开关速度控制和振荡抑制功能。对于使用其他类型 FET（如硅或碳化硅MOSFET、IGBT）的传统分立式功率器件，通常设有外部栅极电阻 RG(on)和 RG(off)。通过调整这些电阻值，可以对栅漏电容 CGD进行充放电，从而有效调节FET的电压变化率（ ΔVDS/Δt ）和电流变化率（ IDS/Δt ），并在FET关断时限制电压过冲。

而如CJFET采用的共源共栅结构（cascode 为“cascade”与“cathode”的合并构词，由R. W. Hickman和F. V. Hunt于1939年首次提出，用于描述三极管串联构成稳压器的结构）由两个部件串联构成。对于CJFET来说，其CGD由两个串联电容组成：其一是 Si LVMOS 的 CGD，另一是SiC JFET 的 CDS。由于 JFET 的 CDS 几乎为零，整个共源共栅结构的等效 CGD也趋近于零。因此，试图像传统FET那样通过调控 CGD来调节开关速度的方法，在 CJFET 中几乎无效。

控制CJFET开关速度、电压过冲及振荡的最佳方式，是在器件漏极和源极之间跨接一个C（电容）型或RC（电阻-电容）型缓冲电路，具体选择取决于拓扑结构。在半桥配置中，采用RC缓冲电路可带来以下优势：

● 显著降低关断开关损耗

● 可将栅极关断电阻 RG(off)减至最小，从而进一步减少关断开关损耗

● 在零电压开关（ZVS）等软开关应用中，RC缓冲电路有助于生成更平滑的输出波形，且无额外开通损耗，这是因为原本会损耗的能量得以被循环利用。

为何增加电容型（C）缓冲电路可降低开关损耗

下方的电路图展示了带感性负载的半桥电源电路结构。右下角展现了该电路的关断波形图，其中蓝色曲线代表续流器件的位移电流 Idisp，红色曲线代表被测器件（DUT）的总电流 ID ，它包含了缓冲电容 Cs 电流和器件自身输出电容 Coss的电流。

初始阶段，器件的导电沟道处于导通状态。一个去耦电容 Cd 钳位母线电压，使其保持恒定。在关断瞬间，当低压侧的被测器件电压变化率为 dv/dt 时，高压侧器件上将产生反向的 dv/dt 。此时，高压侧的位移电流 Idisp会导致总电流 ID 下降，如图中所示。该位移电流的大小可通过以下公式估算：

在该半桥电路中加入缓冲电容后，将降低 dv/dt 阶段的总关断电流。图中橙色的 ID 与 VDS 曲线仅表征器件电流（未计入位移电流），其下降速度明显更快。原因较为复杂：在器件关断瞬间，其沟道阻抗迅速增大；与此同时，缓冲电容 Cs 提供了一条额外的电流通路。该通路的阻抗并不会像器件沟道那样快速上升，因此，随着沟道阻抗的急剧增加，电流会被“推入”缓冲电容路径中。正因如此，流经器件本身的关断电流显著减小，从而大幅降低总的关断开关损耗。

C型与RC缓冲电路的推荐布局

下方电路图展示了两种可能的缓冲电路配置方案。对于母线缓冲电路，其利用了去耦电容 Cd ，该电容应尽可能在物理上靠近半桥开关器件。这样可最大限度地减小高速开关回路中的寄生电感。

所有硬开关转换级（例如图腾柱PFC的第一级）均需使用RC缓冲电路。对于LLC拓扑，建议在初级侧使用C型缓冲电路。在同步整流应用中，同样推荐使用C型缓冲电路，尤其适用于图腾柱PFC的慢速臂或传统高压直流LLC的次级侧。对于移相全桥拓扑，由于可能承受比传统LLC更高的关断电流，RC缓冲电路更为适宜。

采用RC缓冲电路时，建议将电阻值设为最小，以保持较低开关损耗并保持高效率。同时，需确保该电阻连接到足够宽的PCB铜布线，以便将其作为散热路径——细窄的走线无法有效散发电阻产生的热量。

碳化硅赋能浪潮

如您所见，当软开关电源设计从传统硅MOSFET转向碳化硅JFET时，这一转变在整个生态系统中引发了效率与可靠性的显著提升。

以现代数据中心为例。在电源设计中采用安森美 EliteSiC CJFET可大幅降低散热需求并提高开关速度。电源供应单元（PSU）工程师得以采用更具成本效益和高能效的拓扑结构，如支持全零电压开关（ZVS）的图腾柱PFC（TPPFC）。这一改进为服务器机柜节省了宝贵空间——既优化了气流通道，又使单机柜可容纳更多电源模块。电能利用效率

（PUE）被推向更接近理想值1.0，从而实现整体用电效率的提升，这对于生成式人工智能等需要更强算力和更高功耗的应用场景尤为重要。

随着机柜电能质量的改善，配电装置得以简化，占地空间和能耗同步降低。更优的空间利用率让数据中心运营商能够深度优化现有场地布局，而非急于扩建新设施。这为运营商节省了数百万乃至数千万美元的成本。所有这些效益，均源于晶体管使用了碳化硅，减少了电阻和电容的功率损耗与热量散发。

这就是赋能浪潮。当您从一开始就选用更优的材料、更精湛的工艺、更稳健的供应链和更强的性能来改进电源管理流程时，一切便水到渠成。这正是安森美为工业电源行业带来的变革力量。