技术文章|利用误码仪精准测量 PLL 及 CDR 环路带宽

在当今数据中心网络和AI向 400G/800G/1.6T 演进，以及计算总线向 PCIe 5.0/6.0 迭代的时代，Serdes单通道串行速率已经从单波25Gbps，突破50Gbps， 112Gbps 甚至 224Gbps。在极窄的单位间隔（UI，Unit Interval）下，系统的相位裕量被压缩至皮秒（ps）级别。相锁环（PLL）与时钟数据恢复（CDR）作为高速收发器（SerDes）中核心电路，其环路带宽（Loop Bandwidth）与动态跟踪响应特性直接决定了整条链路的误码率（BER） 。 本文将阐述如何利用高性能误码仪（BERT）的PPG数据时钟激励源的周期抖动（SJ）与正弦抖动（PJ）注入功能，配合示波器与误码检测器ED，分别完成 PLL 抖动转移函数（JTF）测试与 CDR 抖动容限（JTOL）逆向带宽推导的流程。

PART 01

高速 SerDes PLL时钟和数据通路概述

在深入探讨 PLL 与 CDR 的环路带宽测试之前，先为大家介绍下高速 SerDes（串并收发器）的内部物理层架构。在 25Gbps到112Gbps的 时代，SerDes 已不仅仅是简单的串并转换器，而是集成了复杂时钟分发网络与信号均衡算法的“混合信号系统”。整个系统的数据流转与相位控制高度依赖以下核心模块：

• 参考时钟 (Reference Clock) 与 TX PLL ：系统的“心跳”始于外部输入的低频参考时钟（通常为 100MHz 或 156.25MHz）。TX 内部的相锁环（PLL）负责将该低频时钟倍频，生成用于高速串行化（Serializer）的超高频载波时钟。PLL 的环路带宽直接决定了其能否有效滤除参考时钟带来的相位噪声。
• TX 发送驱动与均衡 (Driver & Equalization) ：并行数据被串行化后，在送入有损的物理通道前，需经过 TX 驱动器和发送端均衡（通常为 FFE，前馈均衡）。通过预加重（Pre-emphasis）技术，TX 提前拉高高频信号的分量，以抵消 PCB 走线和连接器带来的严重插入损耗。
• RX 连续时间线性均衡 (CTLE) ：经过长距离传输，到达接收端（RX）的信号眼图通常已完全闭合。信号首先进入 CTLE 电路，它相当于一个模拟的高通滤波器，对衰减的高频信号进行动态放大补偿，初步将闭合的眼图“撕开”。
• RX CDR 与采样判决 (Sampling) ：这是接收机的灵魂节点。时钟数据恢复（CDR）电路直接从均衡后的衰减信号流中，动态追踪并提取出相位信息，进而锁定生成一个同步的“恢复时钟（Recovered Clock）”。该时钟随后触发采样器（或现代 DSP 架构中的超高速 ADC），在眼图张开度最大的极佳位置完成准确的电平采样与判决。

下图是一个典型的Serdes 内部电路框图。在这套复杂的收发机制中， TX 的 PLL 决定了发送信号的初始纯净度，而 RX 的 CDR 决定了接收机在恶劣干扰下的抖动跟踪能力。两者的环路响应能力（带宽与峰值）一旦设计不当，抖动便会在系统中严重超标，进而导致链路的BER恶化。这正是为什么我们必须依靠高性能误码仪，通过 SJ/PJ 注入来对其环路带宽进行极限表征与闭环测试的根本原因。

PART 02

误码仪（BERT）如何构建测试环境

误码仪在设计中支持数据激励输出，时钟输出，脉冲输出的不同应用模式，除了做BER误码测试以外， 可以完美替代市场上的各种高速数据，时钟，脉冲源。 下面是支持不同的模式和特点：
PPG数据发生器模式：

• NRZ数据速率：480Mbps-32Gbps，可以通过传输重复的0和1码型，来随意组合处不同的时钟频率。
• 输出码型： 支持PRBS码型以及>2Mb的高级自定义码型
• 支持SJ频率10K-20MHz
• 支持RJ随机抖动注入模式

参考时钟源模式：

• 差分或者单端时钟频率： 10MHz-1GHz， 可以专门输出参考时钟常用的低频时钟。
• 支持SJ正弦抖动注入，模拟电源噪声，低频串扰等各种干扰
• 支持RJ随机抖动注入模式，模拟被测电路(DUT)的参考时钟，评估恶化的参考时钟对被测高速链路的影响

脉冲发生器模式：

• 最小脉宽：40ps
• 最高频率： 12.5GHz
• 上升时间： <20ps
• 占空比：可调

误码仪的PPG数字和时钟激励源能够直接在皮秒级的高速数据流（或时钟流）上叠加不同频率和幅度的抖动分量。误码仪能够通过可校准的周期抖动频率和幅度注入到 PLL 和 CDR电路中， 在极限裕量下工作，从而测得最实际的环路带宽数据。

• SJ（正弦抖动）注入 ：主要用于产生10KHz 到10MHz左右的低频周期抖动。
• PJ（周期抖动）注入 ：主要用于产生10MHz 到100MHz以上的高频周期抖动。

PART 03

PLL 环路带宽测试方法与流程（基于 JTF 抖动转移函数）

相锁环（PLL）主要负责“净化”输入的参考时钟，并倍频出高速发送端（TX）所需的载波时钟。因此，PLL 的核心特性是一个 低通滤波器 。它能够跟踪输入参考时钟的低频变化，但会过滤掉高频的相位噪声。测试本质：测量 PLL 的抖动转移函数（JTF, Jitter Transfer Function）。即在一定频率范围内，测量输出抖动幅值与输入抖动幅值的对数比值，从而找出增益下降至 -3dB 时的频率点（即环路带宽），并观测增益大于 0dB 的部分（即 Peaking 峰值）。

测试组网与仪器配置

设备类型	功能角色	性能要求与参数设置
高性能误码仪 (BERT - PPG)	周期抖动注入与激励源	输出连接至 DUT 的 Reference Clock 输入端（或根据规范接入 CBB 夹具）。开启 SJ 注入功能，设置合理的初始注入幅度（如 0.1 UI 或根据频段调整）到DUT的参考时钟里面去。
实时示波器 (Real-time Scope)	响应测量与抖动分析	带宽需覆盖信号的第三甚至第五次谐波。示波器采集TX发送起或者PLL的输出信号，启用抖动分析软件（如 DPOJET EZJIT），测量在当前SJ频率下的抖动幅度的大小。
被测件 (DUT)	PLL/VCO	配置为持续发送测试码型（如 PRBS 码型或时钟码型），确保内部 PLL 处于稳定的闭环锁定（Locked）状态。

PLL 环路带宽 (JTF) 测试详细步骤JTF 的测量必须通过“基准测量”与“受激测量”两步走，以消除系统误差。下面是示波器配合TIE和抖动分析软件进行测量的步骤。1.激励源基准校准（Calibration / Golden Trace）首先校准DUT 输出端口的抖动频率和幅度

• 将误码仪 PPG 输出直接连接至示波器的输入通道。
• 在误码仪控制软件中配置一个频点列表（例如从 100kHz 到 100MHz，采用对数步进 Logarithmic Step，每十倍频程选取 15 个点）。
• 误码仪开始扫频。在每一个频点，示波器测量并记录此时的注入抖动幅度。
• 将所有测得的结果保存为基准参考曲线（Reference Trace）。

2.被测件连接和示波器测量方法

• 将误码仪的输出断开示波器，转而连接至 DUT 的参考时钟输入端（如 PCIe 测试中的 Refclk 注入）。
• 将 DUT 的高速串行发送端（TX）连接至示波器。
• 确保 DUT 上电并配置为正常发送状态。 注意：如果规范允许，建议关闭 DUT 发送端的扩频时钟（SSC）功能 ，因为 SSC 会产生幅度高达数千 ppm 的低频频率调制，极易淹没我们要测量的 SJ 信号。
• 误码仪再次执行与步骤一完全相同的频率扫描序列。
• 在每一个频点，示波器提取信号的 TIE 趋势线（TIE Track），并在频域（FFT）或时域测量出对应频率的抖动幅度。

3.数据后处理与带宽计算对于测量的每一个频点，计算其抖动转移增益（Gain）将这些点绘制在以对数频率为横轴、dB 增益为纵轴的坐标系中，形成 JTF 曲线。

• 寻找环路带宽（LBW） ：从低频向高频搜索，曲线首次穿越 -3dB 线的频率即为 PLL 环路带宽。
• 寻找峰值（Peaking） ：曲线中最高点的增益值即为 Peaking，它反映了环路的阻尼系数（Damping Factor）。过大的 Peaking 会导致系统在级联时产生严重的抖动放大效应。

3.被测件连接和示波器测量方法

• 将误码仪的输出断开示波器，转而连接至DUT 的参考时钟输入端（如 PCIe 测试中的 Refclk 注入）。
• 将DUT 的高速串行发送端（TX）连接至示波器。
• 确保DUT 上电并配置为正常发送状态。注意：如果规范允许，建议关闭DUT 发送端的扩频时钟（SSC）功能，因为SSC 会产生幅度高达数千 ppm 的低频频率调制，极易淹没我们要测量的 SJ 信号。

PLL 环路带宽 (JTF) 频谱仪测试使用频谱仪或者相位噪声分析仪也可以进行类似的PLL环路带宽测试。额外要求是DUT必须输出的是时钟码型。1.激励源基准校准（Calibration / Golden Trace）首先校准DUT 输出端口的抖动频率和幅度

• 将误码仪 PPG 输出直接连接至相噪仪的输入通道。
• 在误码仪控制软件中配置一个频点列表（例如从 100kHz 到 100MHz，采用对数步进 Logarithmic Step，每十倍频程选取 15 个点）。
• 误码仪开始扫频。在每一个频点，相噪仪测量并记录此时的注入抖动幅度。
• 将所有测得的结果保存为基准参考曲线（Reference Trace）。

2.被测件连接和相噪仪测量方法

• 将误码仪的输出断开相噪仪，转而连接至 DUT 的参考时钟输入端（如 PCIe 测试中的 Refclk 注入）。
• 将 DUT 的高速串行发送端（TX）连接至相噪仪。
• 确保 DUT 上电并配置为正常发送状态，输出的必须为时钟码型。
• 误码仪再次执行与步骤一完全相同的频率扫描序列。
• 在每一个频点，相噪仪读出尖峰处PJ的抖动值，作为对应频率的抖动幅度。

3.数据后处理与带宽计算对于测量的每一个频点，计算其抖动转移增益（Gain）下图是一个在不同的PLL 的比例增益下的环路带宽测试曲线。

PART 04

高速 CDR 环路带宽测试方法与流程（基于 JTOL 抖动容限）

与位于发送侧的 PLL 不同，时钟数据恢复电路（CDR）深埋在接收机（RX）内部。它的任务是从携带了巨大衰减和抖动的高速数据流中，实时“提取”出同步时钟，以此来采样数据。CDR 本质上是一个高通滤波器（High-pass Filter）对于抖动的表现——在带宽内，它可以跟踪抖动（等效于滤除了相对于时钟的抖动）；在带宽外，它无法跟踪，抖动将直接转化为采样误差。由于绝大多数芯片或者模块并不引出内部的恢复时钟到外部管脚，用户 无法使用示波器或者频谱仪进行直接测量 。因此，行业内普遍采用 抖动容限（JTOL, Jitter Tolerance）逆向推导法 来测试 CDR 的环路带宽。

JTOL 测试与 CDR 带宽的物理映射关系抖动容限是指接收机在保持目标误码率（例如 BER = 10-12或10-4配合 FEC）的前提下，所能容忍的最大抖动幅度。

• 在 CDR 带宽频率以内 ：CDR 的相位跟踪能力极强，即使注入几十个 UI 的低频抖动，采样时钟也能跟着数据一起晃动，因此不会产生误码。JTOL 曲线在此区域呈现很高的容限值（斜率通常为 -20dB/dec 甚至 -40dB/dec）。
• 在 CDR 带宽频率以外 ：CDR 无法跟踪快速的抖动，注入的 SJ 会直接挤压有效眼宽。此时接收机只能依靠本身的建立/保持时间（Setup/Hold Time）硬抗，JTOL 容限值会骤降并趋于平坦（呈现为平坦的本底容限区）。

物理转折点 ：JTOL 曲线从倾斜下降变为平坦区域的“拐点（Knee Frequency）”，在数学与物理模型上，严格对应着 CDR 的闭环带宽。

测试组网与闭环误码探测配置

设备类型	功能角色	性能要求与参数设置
误码仪码型发生器 (PPG)	加压数据源与 SJ 注入	输出高速 PRBS 码型（如 PRBS31Q）。开启 SJ/PJ 注入，开启 ISI 衰减模拟。
被测件接收端 (DUT RX)	核心 CDR 承载体	接收 PPG 信号，执行内部均衡（CTLE/DFE）与时钟恢复。
被测件发送端 (DUT TX)	数据环回通道 (Loopback)	将 RX 解调后的数据（或错误计数）通过内部数字逻辑环回至 TX 输出管脚。
误码仪检波器 (BERT - ED)	误码统计与判定	接收 DUT 环回的数据，与内部产生的标准码型进行逐位比对，实时统计并计算 BER（误码率）。

SerDes CDR 环路带宽 (基于 JTOL) 测试步骤这是一个典型的“动态搜索”与“边界逼近”的过程，极大依赖误码仪上位机软件的自动化算法。1.链路建立与无压力基准测试 (Clean BER)

• 将误码仪 PPG 连接至 DUT RX，DUT TX 连接至误码仪 ED。建立闭环的 Loopback 通道。
• 不注入任何额外的 SJ/PJ，仅使用基础码型，确保链路顺利锁定，且误码率（BER）满足系统底线要求（如零误码或远低于 FEC 纠错前门限）。这是后续所有测试的基础。

2.频点选择与容限搜索算法配置在误码仪中，配置测试模板：

• 频点设定 ：依据 IEEE 802.3 规范，选择从几十 kHz 到数十 MHz 的离散频点（如 40kHz, 133kHz, 400kHz, 1.33MHz, 4MHz, 10MHz, 40MHz 等）。

3.JTOL测试

• 启动测试，误码仪将自动在每个频点停留，执行预设的BER等待时间。
• DUT的RX内部如果有误码检测，则可以利用内部的检测功能。 如果没有的话，需要DUT RX环回到DUT 的TX发送后，送给误码仪的ED进行误码检测。

4.JTOL 曲线绘制与 CDR 带宽判定

• 误码仪软件将所有频点的容限幅度（UI）在双对数坐标系中连成曲线。
• 同时叠加行业规范强制要求的 JTOL 模板（Mask）。只要实测曲线在模板之上，即视为一致性测试通过。
• 观察实测曲线，找出曲线斜率发生剧烈变化、由下降趋势转为水平趋势的转折频率（Knee Frequency）。该点即代表该接收机 CDR 当前配置下的实际环路带宽。

下图是一个JTOL抖动容限测试的曲线， 通过转换后可以得到CDR 的环路带宽。

PART 05

PLL 与 CDR 带宽测试方法的核心维度对比

为了帮助硬件工程师和测试验证团队更清晰地理解两者的异同，在制定测试计划时避免混淆，特总结如下对比矩阵：

参数	PLL 环路带宽测试	CDR 环路带宽测试
被测对象物理位置	发送侧（TX）的时钟合成器或系统参考时钟网络	接收侧（RX）的数据采样与时钟恢复电路
信号处理表现特性	抖动低通滤波器（Low-pass）	抖动高通滤波器（High-pass 剩余抖动）
测量闭环的依赖设备	误码仪 (提供精准 SJ/PJ抖动注入源) +高性能实时示波器	误码仪 (提供精准 SJ/PJ抖动注入源) +误码仪 ED (BER测试)
核心算法与判定依据	计算输入/输出抖动幅值的对数比 (Gain dB)	基于目标误码率的边界逼近
关键物理指标	-3dB 截止频率点、Peaking（峰值放大效应）	容限拐点频率（Knee Frequency）、高频容限本底。标准要求一般是50-100mUI
测试时间消耗	相对较短（单次扫频，依赖示波器波形捕获长度）	较长（需在每个频点积累足够的误码统计时间，以满足置信度要求）
对误码仪的性能挑战	要求的输出抖动频率范围在10K-80MHz	要求极高的输出抖动频率范围，针对不同应用可能在10K-150MHz

PART 06

测试过程中的常见故障实例

在实验室的真实操作中，测量的曲线往往不会像理想情况或者仿真数据那么完美。以下是常见的故障点和说明：PLL JTF 曲线在高频段出现无规则的“乱跳”或发散：

• 根本原因 ：示波器捕获的信噪比过低，或者误码仪在高频段注入的抖动量（SJ Amplitude）设置得太小，导致示波器测出的抖动主要由设备本身的随机底噪（RJ）构成。
• 解决方案 ：在保持 DUT 不失锁的前提下，适当增加高频段的注入幅度；同时在示波器上开启多帧平均（Averaging）。

CDR JTOL 测试中，所有频点的容限均断崖式下跌，且无法找到带宽拐点：

• 根本原因 ：可能信道插损过大或接收端均衡器（CTLE/DFE）配置错误，导致信号眼图已经完全闭合，接收机处于极度脆弱的边缘状态。
• 解决方案 ：关闭抖动注入，确保基准误码率恢复到安全区间，再重新进行扫频容限测试。

总结

在高速串行数据传输过程中， 发送器TX电路内部的PLL和接收机RX电路内部的CDR是整个链路稳定可靠的重要环节。测试和优化PLL和CDR的环路带宽对于构建一个稳定低误码的链路至关重要。 PLL 环路带宽测试帮助我们锁定了系统频率产生的源头，确保高频噪声被有效过滤，且级联链路不会产生抖动放大。CDR 环路带宽测试则从接收端的视角，通过误码容限的极限摸底，验证了芯片在恶劣真实环境下的生存与数据恢复能力。