行芯科技亮相IIC 2026国际集成电路展览会暨研讨会

近日，全球集成电路领域的年度标杆盛会——2026国际集成电路展览会暨研讨会（IIC 2026）在上海圆满落幕。

作为国内先进工艺Signoff EDA领域的领军企业，行芯科技受邀出席“Chiplet与先进封装技术研讨会”，并发表题为《Signoff全栈解决方案，赋能3DIC Chiplet一次流片成功》主题演讲。演讲基于3DIC签核的核心技术痛点，深度解析行芯的Glory-Golden标准签核平台，旨在为Chiplet异构集成提供全流程、高可靠的签核支撑。

PART 01

后摩尔时代，3DIC签核面临的核心挑战

进入后摩尔时代，3DIC成为实现Chiplet异构集成的核心路径。然而，多Die堆叠、高密度Hybrid Bonding、TSV等技术的应用，也让芯片签核面临着前所未有的严峻挑战：

复合耦合难题：复合Die结构引发了Signoff Coupling RC（电阻电容耦合）、SI（信号完整性）、PI（电源完整性）等一系列复杂问题。

流程复杂度飙升：物理验证和签核的整体流程复杂度急剧提高。

多物理场耦合：电、磁、热、力等多物理场耦合的分析技术难度大幅提升。

数据交互海量增长：对多维度海量数据的快速交互与处理需求猛增。

PART 02

业内领先：

行芯推出全栈3DIC Signoff解决方案

为应对上述挑战，行芯科技推出业内首个支持任意组合堆叠方式的3DIC Signoff全栈解决方案，其核心优势体现在：

高精度跨层寄生参数提取保障数据基石：支持Face-to-Face、Face-to-Back、Back-to-Back等任意晶圆堆栈设计，精准支持高密度Hybrid Bonding与TSV建模准确捕获跨层耦合效应，为3DIC芯片签核提供可靠精确的数据输入。

多维度验证支持协同优化：实现SI、PI、Power、Thermal、Timing等签核流程的无缝衔接与高效协同。快速定位电源网络风险，实现电-热双向耦合仿真，并适配3DIC跨Die时序收敛需求，达成“一次提取，全维度验证”。

践行“Shift-Left”设计方法学减少迭代周期：将3DIC堆叠带来的电源网络设计、功耗分析等关键环节前置，提前识别系统级IR Drop风险。通过“左移”设计实践，有效提升设计效率与“一次流片成功率”。

PART 03

赋能产业，共创未来

目前，行芯科技3DIC Signoff全栈方案已成功应用于大容量存储、高性能SoC等多个前沿领域，助力客户实现多Die堆叠芯片的首次流片成功和供应链安全。未来，行芯科技将继续携手本土生态伙伴，深耕先进工艺与Chiplet异构集成技术，以持续的技术创新赋能集成电路产业升级，为高端芯片的自主可控提供坚实的EDA工具链支撑。