CDCLVD110A可编程低压1:10 LVDS时钟驱动器详解

在电子设计领域，时钟驱动器的性能对整个系统的稳定性和效率起着关键作用。今天我们要深入了解的是德州仪器（Texas Instruments）的CDCLVD110A可编程低压1:10 LVDS时钟驱动器，它在众多应用场景中展现出了卓越的性能。

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一、产品概述

CDCLVD110A主要用于将一对差分LVDS时钟输入（CLK0或CLK1）分配到10对差分时钟输出（Q0 - Q9），且在时钟分配过程中具有极小的偏斜。该器件专为驱动50Ω传输线而设计，适用于通用工业、通信和消费类等多种应用场景。

二、产品特性亮点

低输出偏斜

典型输出偏斜小于30ps，这一特性在对时钟同步要求极高的应用中至关重要，能有效确保信号的准确传输和处理，减少因时钟偏斜带来的误差。

高信号速率

具备高达1.1GHz的典型信号速率能力，可满足高速数据传输和处理的需求，适用于高速通信、数据中心等领域。

可配置寄存器

通过可配置寄存器（SI/CK），能够单独启用或禁用输出，并可选择CLK0或CLK1作为输入时钟，为设计提供了极大的灵活性。

宽电源范围

(V_{CC})范围为2.5V ±5%，能适应不同的电源环境，增强了产品的通用性和稳定性。

全摆幅共模输入范围

支持全摆幅共模输入范围，接收器输入阈值为±100mV，可有效提高信号的抗干扰能力。

多种封装形式

提供32引脚的LQFP和VQFN封装，方便工程师根据不同的应用需求和电路板布局进行选择。

故障保护功能

具备故障保护I/O引脚，当(V_{DD}=0V)（电源关闭）时，能确保输入和输出引脚的安全，提高系统的可靠性。

三、产品规格参数

绝对最大额定值

• 电源电压(V_{DD})：-0.3V至2.8V。
• 输入电压(V{I})和输出电压(V{O})：-0.2V至(V_{DD}+0.2V)。
• 存储温度(T_{stg})：-65°C至150°C。

ESD额定值

• 人体模型（HBM）：2000V。
• 充电器件模型（CDM）：1000V。

推荐工作条件

• 电源电压(V_{DD})：2.375V至2.625V。
• 接收器共模输入电压(V{IC})：(0.5 × |V{ID}| ≤ V{IC} ≤ V{DD} – 0.5 × |V_{ID}|)。
• 工作环境温度(T_{A})：-40°C至85°C。

电气特性

• 驱动器特性：差分输出电压(|V{OD}|)为250 - 600mV，偏移电压(V{OS})为0.95 - 1.45V等。
• 接收器特性：输入阈值高(V{IDH})为100mV，输入阈值低(V{IDL})为 - 100mV等。
• 电源电流特性：满载且无负载时，电源电流(I_{DD})在不同频率下有不同取值，如100MHz时为100 - 110mA，800MHz时为150 - 160mA等。

开关特性

• 传播延迟(t{PLH})和(t{PHL})典型值为2ns，最大值为3ns。
• 占空比(t_{duty})：45% - 55%。
• 输出偏斜(t_{sk(o)})典型值为30ps。

抖动特性

在特定测试条件下，从12kHz到5MHz，(f{out}=30.72MHz)时，附加相位抖动(t{jitterLVDS})典型值为281fs rms；从12kHz到20MHz，(f_{out}=125MHz)时，典型值为111fs rms。

四、引脚配置与功能

CDCLVD110A采用32引脚的LQFP或VQFN封装，各引脚功能如下：

• 时钟输入引脚：CLK0、CLK0、CLK1、CLK1为LVDS差分输入引脚。
• 控制引脚：CK为控制寄存器输入时钟，SI为控制寄存器串行输入/CLK选择，EN为控制使能。
• 输出引脚：Q[9:0]和Q[9:0]为时钟输出引脚，提供低偏斜的时钟信号。
• 电源和地引脚：(V{DD})为电源引脚，(V{SS})为接地引脚。

五、工作模式与编程

工作模式

• 可编程模式（EN = 1）：通过11位移位寄存器和11位控制寄存器实现对输出的单独控制和输入时钟的选择。移位寄存器加载11个时钟脉冲后，第12个时钟脉冲加载控制寄存器。
• 标准模式（EN = 0）：此时器件不可编程，所有时钟输出均启用，输入时钟（CLK0或CLK1）由SI引脚选择。

编程示例

在可编程模式下，SI引脚的第0位控制Q9 - Q9输出对，第9位控制Q0 - Q0输出对，第10位选择CLK0或CLK1作为输入时钟（0选CLK0，1选CLK1）。若要重新配置控制寄存器，需在CK引脚施加时钟脉冲并将EN置低以复位状态机。

六、应用与设计要点

典型应用

以线路卡应用为例，CDCLVD110A可选择两个输入：来自背板的156.25MHz LVDS时钟或2.5V的156.25MHz LVCMOS振荡器。通过AC耦合和集成参考电压发生器对LVDS时钟进行处理，使用电阻分压器为LVCMOS时钟设置正确的阈值电压，0.1µF的电容用于降低(V_{AC_REF})和SECREF_N上的噪声。该配置可将输入信号扇出到所需设备，如PHY、ASIC、FPGA和CPU等。

设计要点

• 输入和输出端接：LVDS接收器输入需要100Ω的端接电阻，且应尽可能靠近输入引脚放置。CDCLVD110A的输入可与LVDS、LVPECL或LVCMOS驱动器接口，根据不同的驱动器类型选择合适的耦合方式（AC或DC）。未使用的输出可以悬空。
• 电源滤波：高性能时钟缓冲器对电源噪声敏感，因此需要使用滤波电容消除电源的低频噪声，使用旁路电容为高频噪声提供低阻抗路径。旁路电容应靠近电源引脚放置，并采用短回路布局以减小电感。建议每一个电源引脚都添加一个0.1µF的高频旁路电容，还可在板级电源和芯片电源之间插入铁氧体磁珠以隔离高频开关噪声。
• 布局设计：由于CDCLVD110A的功耗可能较高，需要注意热管理。器件封装的裸露焊盘是主要的散热通道，应将其焊接到PCB上，并在封装的焊盘区域内设计包含多个过孔的热焊盘图案，以确保良好的散热效果。同时，要确保最大结温不超过规定值，可通过(Psi_{JB})和测量的板级温度来计算结温。

七、总结

CDCLVD110A可编程低压1:10 LVDS时钟驱动器凭借其低输出偏斜、高信号速率、可配置性等特性，在通用工业、通信和消费类等众多领域具有广泛的应用前景。在实际设计中，工程师需要充分考虑其规格参数、引脚功能、工作模式和应用要点，以确保系统的稳定性和可靠性。大家在使用CDCLVD110A的过程中，有没有遇到过什么特别的问题或者有独特的设计经验呢？欢迎在评论区分享交流。