赛题发布|芯途浩瀚，创界无垠！2026集创赛紫光同创杯赛邀您定义硬核未来！-电子发烧友网

集十年匠心之力，创芯辰大海之梦。2026第十届全国大学生集成电路创新创业大赛（简称：集创赛）战鼓擂动，新程再启！作为国内集成电路领域规模最大的高校赛事，也是中国高等教育学会全国高校竞赛排行榜中唯一入选的集成电路专业赛事，集创赛始终以产业需求为导向，以人才培养为根基，致力于构建产学研用融合的创新平台，为我国集成电路产业的自主创新与长远发展注入蓬勃的青春动力。

作为国产FPGA核心力量，紫光同创始终以赋能未来工程师为己任，深度构建从芯片到生态的创新循环。紫光同创赛道精心设计的实战项目，直指产业核心需求与前沿趋势，本届赛题聚焦智能交通感知系统，充分发挥国产FPGA在实时性与能效方面的优势，为智能交通边缘计算节点提供自主可控、高效可靠的感知解决方案。通过“芯片+场景”的深度融合，探索国产高端芯片在关键基础设施领域的创新应用路径，洞见更安全、更高效、更智能的未来交通图景！

作为紫光同创生态合作伙伴，小眼睛科技将继续为2026紫光同创杯赛提供全维度的技术护航，让每一份创意都能获得坚实支撑，从核心工具使用、设计优化到调试技巧，小眼睛科技资深技术团队将全程陪伴，精准赋能。这不仅是技术的比拼，更是视野的开阔、思维的锻造与产业的初探。加入我们，期待您以代码为刃，以逻辑为尺，在这片充满无限可能的芯版图上，刻下属于自己的创新坐标！

01/2026集创赛日程安排赛事关键节点
02/2026紫光同创杯赛题

一、题目名称：基于紫光同创FPGA的智能交通感知系统

二、参赛组别：A组、B组

三、赛题内容

随着城市的迅速发展，城市交通环境也变得更加复杂，行人行为及车牌识别作为智能交通的核心感知技术，在车辆通行管理、交通违章抓拍、ETC闸机、停车场自动化运维等场景中具有不可替代的作用。传统基于CPU/GPU 的行人和车牌识别方案存在实时性不足、功耗较高、部署灵活性受限等问题，而FPGA+MCU凭借并行计算架构、低延迟、高性价比的优势，成为嵌入式场景下智能交通感知系统的理想硬件平台。

四、赛题要求

1.基于紫光同创FPGA芯片，采用纯逻辑方案或移植RISC-V的软核（提供RISC-V参考），或采用ARM+紫光同创FPGA方案（ARM的处理性能不应超过RK3568），完成包含图像采集接口（HDMI或者摄像头输入）、预处理模块、车牌识别、结果输出的硬件架构；

2.关键算法硬件实现：

(1)图像预处理：基于FPGA 实现图像灰度化、降噪（如中值滤波、高斯滤波）、二值化等算法，解决复杂光照（强光、阴影）、模糊等场景下的图像质量问题；

(2)车牌定位与识别：通过边缘检测、形态学操作、颜色分割等算法，在FPGA 中并行实现车牌区域快速提取，或者基于AI算法模型进行车牌的识别和定位，支持蓝牌、绿牌等常见车牌和特殊车牌；

(3)车牌定义：本文车牌特指机动车号牌，其相关标准参考《中华人民共和国机动车号牌》(GA 36-2018)标准。其蓝牌和绿牌分别为小型汽车号牌和绿牌指小型新能源车号牌，在本文中认定为常见车牌；大黄牌（大型汽车号牌）、小黄牌（摩托车号牌）、警用号牌、挂车号牌、领馆号牌、使馆号牌等类型认定为特殊车牌。

3.系统集成与验证

(1)搭建硬件实验平台：连接FPGA 开发板与图像采集模块（HDMI、摄像头、以太网的一种或几种）、显示模块（LCD/HDMI）、存储模块（SD卡），实现图像采集-处理-识别-结果输出的全流程闭环；

(2)软件辅助设计：使用Verilog/VHDL语言编写硬件逻辑代码，或搭配RISC-V嵌入式软核（或ARM）实现系统控制与数据交互；

(3)功能与性能测试

A.在不同场景（晴天、阴天、夜间、远距离、倾斜角度）下采集测试样本，验证系统识别准确率、识别延迟、实时帧率等指标；

B.支持特殊车牌识别；

C.低功耗优化设计，适配嵌入式移动场景。

五、作品提交要求

1.技术文档：提交Word版本及PDF版本各1份，建议封面或目录后的第1-2页项目为重要内容预览页，包含作品重要核心亮点。正文内容包括系统总体设计方案、硬件架构图、算法流程图、核心代码注释、仿真与测试报告（含测试数据、指标分析）；

2.硬件实物：FPGA开发板及配套模块组成的完整系统原型，需能现场演示各种不同环境下的车牌识别全流程；

3.演示视频：MP4格式，清晰度1080P，优先横屏录制，视频时长3分钟以内，包含系统搭建说明、功能演示、关键指标测试过程；

4.技术数据：提交一份打包的压缩包文件，内容包括硬件逻辑代码、仿真脚本、上位机控制代码（如有），需注明开发工具与版本。

5.其他材料，大赛组委会各赛程统一要求提交材料，详见各赛程通知。

六、评分要求及标准

1.作品设计阶段：报名开始后，赛方提供可供识别与测试的源文件：静态的车牌图片若干、交通视频，素材将发布至本命题钉钉交流群，参赛团队也可以自行使用相关素材进行训练；

2.初赛评审：参赛团队应提前在远程训练平台完成FPGA开发基础能力测评考核后根据赛题要求提交相关材料，能力测评考核仅作为参赛团队成员技术水平的客观评价依据，考核结果不予计分，但未通过测评考核的团队不予参加初赛。该平台相关要求和使用规则将于本命题钉钉交流群发布。

远程平台链接（拟在3月左右开放）：https://szlogicmatrix.com/

3.决赛现场评审：分赛区决赛及全国总决赛比赛现场由企业统一提供HDMI输入的图片或视频和SD卡输入的图片或视频，参赛者根据现场提供的交通视频进行识别与标记。

4.供现场实测的车牌照片可能形式包括：

(1)一张图片内呈现单个或多个车牌特写，即除车牌外图片内其余部分为单一底色。(2)现场实拍照片，即图片出现单个或多个车牌，其角度、尺寸、数量等参数皆不做标准限定。

5.评分标准：

注：为保证赛事公平，初赛阶段命题方提供测试数据集仅用于调试，现场测评阶段提供新的测试数据集。

03/推荐板卡与外设

RK3568+PG2L50H/100H开发板

RK3568_MES2L50H核心板采用紫光创logos2系列FPGA，型号：PG2L50H-6IFBG484，ARM采用瑞芯微RK3568J。开发板采用核心板+扩展板结构，核心板与扩展板之间使用高速板对板连接器进行连接。核心板的FPGA部分主要由FPGA+1颗DDR3+2颗FLASH+电源及复位电路组成，承担了FPGA最小系统运行及高速数据处理及存储功能。

FPGA选用紫光同创28nm工艺FPGA（logos2：PG2L50H-6IFBG484/PG2L100H-6IFBG48）；PG2L50H(PG2L100H)与DDR3数据交互时钟频率最高可达1066Mbps，DDR3数据位宽为16bit，因此数据带宽可达（1066Mbps*16），充分满足高速多路数据存储的需求；另外PG2L50H(PG2L100H)FPGA带有4路HSST高速收发器，每路速度高达6.6Gbps，非常适用于光纤通信与PCIe通信；核心板上的FLASH主要用于存储FPGA配置文件。

RK3568是一颗高性能、低功耗的四核应用处理器芯片，内置多种功能强大的嵌入式硬件引擎，为高端应用提供了优异的性能，工业级，工作温度范围为-40°C~85。底板为核心板扩展丰富的外围接口，其中包括两个光纤模块接口，FMC接口、40pin接口，并配置了按键、LED灯。

盘古676系列开发板

盘古676系列开发板（MES2L676，国产FPGA权威指南教材的配套板卡），共有2款板卡：支持100k和200k两种逻辑规模，主控分别为：Logos-2：PG2L100H-6IFBG676和PG2L200H-6IFBG676，底板兼容设计。板卡采用核心板+扩展底板的结构，核心板与扩展底板之间使用高速板间连接器进行连接。主控和DDR3之间的数据传输时钟频率最高为533 MHz，2颗DDR3的数据位宽为32 bit，总的数据带宽最高到34112 Mbps（1066×32=34112）。另外，MES2L676板卡带有8路HSSTLP高速串行收发器，每路的数据传输速率高达6.6 Gbps。MES2L676开发板预留了2路光纤接口、1路SMA高速收发接口、1路PCIe Gen2×4数据通信接口、1路HDMI发送接口、1路HDMI接收接口、1路10/100/1000 Mbps的以太网接口，以及1组FMC LPC扩展接口（符合FMC接口规范，可用于外接FMC模块）。

盘古50开发板（MES50HP）

盘古50开发板（MES50HP）采用核心板+扩展板的结构，核心板与扩展板之间使用高速板对板连接器进行连接。核心板主要由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的最小系统运行及高速数据处理和存储的功能。FPGA选用的是紫光同创40nm工艺FPGA（logos系列：PGL50H-6IFBG484）；PGL50H 和 DDR3之间的数据交互时钟频率最高到400MHz，2颗DDR3的数据位宽为32bit，总数据带宽最高到25600（800×32）Mbps，充分满足了高速多路数据存储的需求；另外PGL50HFPGA 带有4路HSST高速收发器，每路速度高达6.375Gb/s，非常适合用于光纤通信和PCIe数据通信；电源采用多颗EZ8303（艾诺）来产生不同的电源电压。底板为核心板扩展了丰富的外围接口,预留HDMI收发接口用于图像验证及处理；预留的光纤接口、10/100/1000M以太网接口，PCIE接口，方便各类高速通信系统验证；预留了一个40pin的IO扩展连接器，方便用户在开发平台基础上验证模块电路功能。PGX-NANO开发板

PGX-Nano开发板选用紫光同创logos2系列28nm工艺的FPGA（PG2L50H_6IMBG324）,拥有50k逻辑规模。板载USB转JTAG芯片，且开发板使用USB接口供电，连接Type-C JTAG接口即可实现供电和烧录比特流文件。板卡搭载一颗容量为2MB的SRAM用于数据缓存，MS9708实现高速8bit DAC，esp32模组实现WIFI、蓝牙透传，CP2102实现串口通信；预留了丰富的40pin扩展IO，同时为用户提供led灯、按键、拨码开关和数码管等基础的硬件电路资源。

其他外设模块

1. 双目摄像头模块