DRA821U处理器技术文档总结-电子发烧友网

Jacinto™ DRA821x 处理器基于 Armv8 64 位架构，针对具有云连接的网关系统进行了优化。片上系统（SoC）设计通过集成降低了系统级成本和复杂性，特别是系统 MCU、功能安全和安保功能以及用于高速通信的以太网交换机。集成诊断和功能安全功能针对 ASIL-D 和 SIL 3 认证要求。PCIe 控制器和支持 TSN 的千兆以太网交换机可实现实时控制和低延迟通信。
*附件：dra821u.pdf

多达四个通用 Arm® Cortex-R5F® 子系统可以处理低级、时序关键型处理任务，并使 Arm® Cortex-A72® 内核不受高级和基于云的应用的阻碍。

Jacinto DRA821x 处理器还包括扩展 MCU （eMCU）域的概念。该域是主域上针对更高功能安全支持的处理器和外设的子集，例如 ASIL-D/SIL-3。功能框图突出显示了 eMCU 中包含的 IP。

特性

处理器内核：

双 64 位 Arm Cortex-A72 微处理器子系统，频率高达 2.0 GHz，24K DMIPS
- 每个双核 Cortex-A72 集群 1MB 的 L2 共享缓存
- 每个 A72 内核 32KB L1 DC ache 和 48KB L1 ICache
4× 个 Arm Cortex-R5F MCU，频率高达 1.0 GHz，可选锁步作，8K DMIPS
- 32K I-Cache、32K D-Cache、64K L2 TCM
- 2×隔离式MCU子系统中的Arm Cortex-R5F MCU
- 2× 通用计算分区中的 Arm Cortex-R5F MCU
内存子系统：
1MB 片上 L3 RAM，具有 ECC 和一致性
- ECC 错误保护
- 共享相干缓存
- 支持内部 DMA 引擎
带 ECC 的外部存储器接口（EMIF）模块
- 支持符合 JESD209-4B 规范的 LPDDR4 内存类型。（不支持字节模式 LPDDR4 存储器，或超过 17 行地址位的存储器）
- 支持高达 3200 MT/s 的速度
- 32 位和 16 位数据总线，具有高达 12.8GB/s 的内联 ECC 总线
通用内存控制器（GPMC）
主域中的 512KB 片上 SRAM，受 ECC 保护虚拟化：
Arm Cortex-A72 中的虚拟机管理程序支持
独立处理子系统，配备 Arm Cortex-A72、Arm Cortex-R5F 和隔离式安全 MCU 岛
IO 虚拟化支持
- 用于低延迟高带宽外围流量的外设虚拟化单元（PVU）
多区域防火墙支持内存和外围设备隔离
通过以太网、PCIe 和 DMA 提供虚拟化支持
设备安全性（在特定部件号上）：
具有安全运行时支持的安全启动
客户可编程根密钥，最高可达 RSA-4K 或 ECC-512
嵌入式硬件安全模块
加密硬件加速器 – 具有 ECC、AES、SHA、RNG、DES 和 3DES 的 PKA功能安全：
符合功能安全标准（在特定部件号上）
- 专为功能安全应用而开发
- 将提供文档，以帮助 ISO 26262 和 IEC 61508 功能安全系统设计，最高可达 ASIL-D/SIL-3 目标
- 系统能力高达 ASIL-D/SIL-3 靶向
- 硬件完整性高达 ASIL-D/SIL-3，适用于 MCU 域
- 硬件完整性高达 ASIL-D/SIL-3，适用于主域的扩展 MCU （EMCU）部分
- 硬件完整性高达 ASIL-B/SIL-2，适用于主域的其余部分
- 在 EMCU 和主域的其余部分之间提供 FFI 隔离
- 安全相关认证
  - 计划通过 ISO 26262 和 IEC 61508
AEC-Q100 符合 Q1 结尾的部件号变体
高速接口：
- 集成以太网 TSN/AVB 交换机，支持多达 4 （DRA821U4）或 2 （DRA821U2）个外部端口：
  - 一个端口支持 5Gb、10Gb USXGMII/XFI
  - 所有端口均支持 2.5Gb SGMII
  - 所有端口均支持 1Gb SGMII/RGMII
  - DRA821U4：任何单个端口都可以支持 QSGMII（使用所有 4 个内部端口）
  - 无阻塞线速存储和正向开关
  - InterVLAN（第 3 层）路由支持
  - IEEE 1588（附录 D、E、F）的时间同步支持
  - TSN/AVB 支持流量调度、整形
  - 用于调试和诊断的端口镜像功能
  - 策略和速率限制支持
- 安全 MCU 岛中的一个 RGMII/RMII 端口
一个 PCI-Express Gen3 控制器
- 具有自动协商功能的 Gen1、Gen2 和 Gen3作
- 4× 车道
一个 USB 3.1 Gen1 双角色设备子系统
- 支持Type-C切换
- 可独立配置为 USB 主机、USB 外设或 USB 双角色设备
汽车接口：
20 个 CAN-FD 端口
12× 通用异步接收器/发射器（UART）
11×串行外设接口（SPI）
一个 8 通道 ADC
10× 互集成电路（ I2C™）
2× 改进的集成电路（I3C）音频接口：
3× 多通道音频串行端口（McASP）模块闪存接口：
嵌入式多媒体卡（eMMC™ 5.1）接口
- 支持高达 HS400 的速度
一个安全数字 3.0/安全数字输入输出 3.0 （SD3.0/SDIO3.0）接口
一个八进制 SPI / Xccela™ / HyperBus™ 内存控制器（HBMC）接口
16纳米FinFET技术
17.2 mm x 17.2 mm，0.8 mm 间距，IPC 3 类 PCB

参数

方框图

概述

DRA821U-Q1和DRA821U是德州仪器(TI)Jacinto™系列处理器，基于Armv8 64位架构优化设计，主要用于具有云连接的网关系统。该SoC通过集成系统MCU、功能安全特性、安全功能和高速通信的以太网交换机，降低了系统级成本和复杂性。

主要特性

处理器核心

‌双核64位Arm Cortex-A72‌：最高2.0GHz，24K DMIPS
- 每双核集群1MB共享L2缓存
- 每核心32KB L1 DCache和48KB L1 ICache
‌4×Arm Cortex-R5F MCU‌：最高1.0GHz，支持可选锁步操作，8K DMIPS
- 32K I-Cache，32K D-Cache，64K L2 TCM
- 2×R5F在隔离MCU子系统，2×R5F在通用计算分区